時序邏輯電路

《電工電子技術》時序邏輯電路1概述

數(shù)字電路中，有時需要使用具有記憶功能的基本邏輯單元。能夠存儲1位二值信號（0，1）的基本單元電路統(tǒng)稱為觸發(fā)器。觸發(fā)器是構成時序邏輯電路的基本電路，是聯(lián)系組合邏輯電路和時序邏輯電路的橋梁。一、觸發(fā)器的兩個基本特點：1、具有兩個能自行保持的穩(wěn)定狀態(tài)表示邏輯狀態(tài)的0和1；2、根據(jù)不同的輸入信號可以置成1或0狀態(tài)。二、觸發(fā)器的分類：（一）按電路結構形式不同可分為：基本RS-FF（鎖存器）、同步FF（電平觸發(fā)）主從FF（脈沖觸發(fā)）、邊沿FF（邊沿觸發(fā)）、CMOS工藝FF（二）按邏輯功能分：RS、JK、D、T、T’等（三）按存儲數(shù)據(jù)的原理不同可分：靜態(tài)FF和動態(tài)FF一、與非門構成的基本RS觸發(fā)器與非門構成的基本RS-FF的邏輯圖

與非門構成的基本RS-FF的真值表（特性表）

功能110111010011100101000001保持0111001*1*置1置0不定注：

和的0狀態(tài)同時消失后狀態(tài)將不定。

2觸發(fā)器的電路結構及動作特點2.1基本RS觸發(fā)器（BasicRSFlip-flop）與非門構成的基本RS-FF的圖形符號

例：已知基本RS-FF中和的電壓波形如下圖所示，試畫出Q和端對應的電壓波形（令）。解：二、或非門構成的基本RS觸發(fā)器

或非門構成的基本RS-FF的邏輯圖和圖形符號

或非門構成的基本RS-FF的真值表（特性表）

保持置1置0不定注：

和的1狀態(tài)同時消失后狀態(tài)將不定。

基本RS觸發(fā)器的特點：電路簡單，直接置位、復位，操作方便。基本RS觸發(fā)器經(jīng)常用于鍵盤輸入、消除開關噪聲等場所。例：鍵盤消抖示例——

在數(shù)字系統(tǒng)中，為協(xié)調各部分的動作，常要求某些觸發(fā)器于同一時刻動作。為此，必須引入同步信號，使這些觸發(fā)器只有在同步信號到達時才按輸入信號改變狀態(tài)。通常把這個同步信號叫做時鐘脈沖，或稱為時鐘信號，簡稱時鐘，用CP（ClockPulse）表示。同步觸發(fā)器又稱為“鐘控觸發(fā)器”，即時鐘控制的電平觸發(fā)器。2.2同步觸發(fā)器（SynchronousFlip-flop

）

一、同步RS觸發(fā)器（一）電路結構與工作原理分析同步RS-FF的邏輯圖

同步RS-FF的特性表注：*CP回到低電平后狀態(tài)不定。CPSR0xx000xx1110000100111100111011101001011011101*11111*保持置1置0不定

實用同步RS-FF的邏輯圖和邏輯符號

CP=0（二）動作特點同步RS-FF的動作特點：在CP=1的全部時間里S和R的變化都將引起FF輸出端狀態(tài)的變化。由此可知，若在CP=1的期間內輸入信號發(fā)生多次變化，則FF的狀態(tài)也會發(fā)生多次翻轉，這就降低了電路的抗干擾能力。

解：例：已知同步RS-FF的CP、S、R的波形，且,

試畫出Q、的波形。二、同步D觸發(fā)器

為了從根本上避免同步RS觸發(fā)器R、S同時為1的情況出現(xiàn)，可以在R和S之間接一非門。這種單輸入的FF叫做同步D觸發(fā)器（又稱D鎖存器），其邏輯圖和特性表如下所示：圖2.6

同步D-FF的邏輯圖

表4－2－4同步D-FF的特性表CPD說明0x00保持111000送0101101送111

同步D-FF的慣用符號和國標符號

由特性表可得同步D-FF的特性方程為：

同步D-FF的邏輯功能是：CP到來時（CP=1），將輸入數(shù)據(jù)D存入觸發(fā)器，CP過后（CP=0），觸發(fā)器保存該數(shù)據(jù)不變，直到下一個CP到來時，才將新的數(shù)據(jù)存入觸發(fā)器而改變原存數(shù)據(jù)。正常工作時要求CP=1期間D端數(shù)據(jù)保持不變。

三、同步JK觸發(fā)器同步JK-FF解決了同步RS-FF輸入控制端S=R=1時觸發(fā)器的新狀態(tài)不確定的問題。JK-FF的J端相當于置“1”（S）端，K端相當于置“0”（R）端。

同步JK-FF的邏輯圖

同步JK-FF的特性表CPJK說明0XX00保持11100001110100置01011001置11111101翻轉10同步JK-FF的慣用符號和國標符號

由同步JK-FF的特性表可知：2、當J=K=1時，，觸發(fā)器處于翻轉狀態(tài)，其余情況同同步RS-FF一樣。1、同步JK-FF的特性方程為：

同步T-FF的邏輯圖

同步T-FF的特性表四、同步T和T’觸發(fā)器

將JK-FF的J端和K端連在一起，即得到T觸發(fā)器，其邏輯圖和特性表如下所示：CPT說明0X00保持111000111101翻轉10J=K=T若將T輸入端恒接高電平，則成為T’觸發(fā)器。

T’-FF的特性方程為：

同步T-FF的慣用符號和國標符號

由同步T-FF的特性表或將J=K=T代入JK-FF的特性方程可得同步T-FF的特性方程為：五、同步觸發(fā)器的空翻現(xiàn)象（一）同步觸發(fā)器的觸發(fā)方式上述四種功能的同步觸發(fā)器均屬于電平觸發(fā)方式。電平觸發(fā)方式有高電平觸發(fā)和低電平觸發(fā)兩種。（二）同步觸發(fā)器的空翻在同步觸發(fā)器CP為高電平期間，輸入信號發(fā)生多次變化，觸發(fā)器也會發(fā)生相應的多次翻轉，如下圖所示：這種在CP為高電平期間，因輸入信號變化而引起觸發(fā)器狀態(tài)變化多于一次的現(xiàn)象，稱為觸發(fā)器的空翻。

同步D-FF的空翻現(xiàn)象由于空翻問題，同步觸發(fā)器只能用于數(shù)據(jù)的鎖存，而不能實現(xiàn)計數(shù)、移位、存儲等功能。為了克服空翻，又產(chǎn)生了無空翻的主從觸發(fā)器和邊沿觸發(fā)器等新的觸發(fā)器結構形式。

《電工電子技術》時序邏輯電路

一、主從RS-FF（一）電路結構與工作原理主從RS觸發(fā)器由兩個同樣的同步RS觸發(fā)器組成，但它們的時鐘信號相位相反。其結構框圖和圖形符號如下所示：

主從RS-FF的結構框圖和圖形符號

1.主從觸發(fā)器（Master-slaveFlip-flop

）

為了提高觸發(fā)器工作的可靠性，希望在每個CP周期里輸出端的狀態(tài)只改變一次。為此，在同步觸發(fā)器的基礎上又設計出了主從結構的觸發(fā)器。

主從觸發(fā)器的結構特點：◆前后由主、從兩級觸發(fā)器級聯(lián)組成◆主、從兩級觸發(fā)器的時鐘相位相反

主從RS-FF的邏輯圖

主從RS-FF的特性表

（二）動作特點（1）主從RS-FF的翻轉分兩步動作：從同步RS觸發(fā)器到主從RS觸發(fā)器這一演變，克服了CP=1期間觸發(fā)器輸出狀態(tài)可多次翻轉的問題。但由于主觸發(fā)器本身仍是一個同步RS觸發(fā)器，所以在CP=1期間和狀態(tài)仍然會隨S、R狀態(tài)的變化而多次變化，而且仍需遵守約束條件，且其特性方程仍為：第一步，在CP=1期間主觸發(fā)器接收輸入S、R的信號，被置成相應的狀態(tài)；第二步，CP下降沿到來時，從觸發(fā)器按主觸發(fā)器的狀態(tài)翻轉，Q，端狀態(tài)的改變發(fā)生在CP的下降沿。

（2）在CP=1的全部時間里，S、R均對主觸發(fā)器起控制作用，所以必須考慮整個CP=1期間里輸入信號的變化過程才能確定觸發(fā)器的狀態(tài)。

例：在下圖所示的主從RS觸發(fā)器電路中，若CP、S、R的電壓波形如圖所示，試求Q和端的電壓波形，設。

主從RS-FF波形圖主觸發(fā)器從觸發(fā)器

二、主從D-FF主從D-FF的結構框圖、慣用符號和國標符號

其特性方程仍為：下降沿有效

三、主從JK-FF主從JK-FF的邏輯圖

主從JK-FF的特性表S'R'

主從JK-FF的慣用符號和國標符號

由特性表可知，其特性方程仍為:

注：在CP=1期間，J、K信號均未發(fā)生改變。例：在下圖所示的主從JK觸發(fā)器電路中，若CP、J、K的電壓波形如圖所示,試求Q和端的電壓波形，設。主從JK-FF的一次變化現(xiàn)象示例例：下圖示出了CP、J、K信號的波形，波形強調了CP=1期間J、K是變化的。試分析三個時鐘CP作用期間主、從觸發(fā)器的輸出變化規(guī)律。（二）主從JF-FF的一次變化現(xiàn)象

主從JF-FF的一次變化現(xiàn)象是指：在CP=1期間，即便J、K輸入信號有多次改變，主從JF-FF的的主觸發(fā)器的狀態(tài)僅僅只會改變一次。

主從JK觸發(fā)器的一次變化現(xiàn)象說明觸發(fā)器在CP作用期間對J、K的變化是敏感的。干擾信號是造成J、K變化的重要原因。在CP作用期間，干擾信號相當于窄脈沖作用于J或K端，引起主觸發(fā)器狀態(tài)改變，主觸發(fā)器記憶了干擾信號，使得主從JK觸發(fā)器抗干擾能力變差。從本小節(jié)可知：1、主從觸發(fā)器狀態(tài)的改變是在CP下降沿完成的，因而這種結構無空翻現(xiàn)象；2、主從觸發(fā)器在CP=1期間無法抗干擾，為克服這一缺點，又出現(xiàn)了邊沿觸發(fā)器。

2不同觸發(fā)器之間的轉換

因為JK觸發(fā)器包含了RS、T、T’觸發(fā)器的所有邏輯功能，所以目前生產(chǎn)的時鐘控制觸發(fā)器定型產(chǎn)品中只有JK-FF和D-FF兩大類。（一）D-FFJK-FF

D-FF轉換為JK-FF的轉換圖

（二）JK-FFD-FF

K-FF轉換為D-FF的轉換圖

RS-FFT-FF?

時序電路——任一時刻的輸出狀態(tài)不僅取決于該時刻的輸入狀態(tài)，還與前一時刻電路的狀態(tài)有關，具有記憶功能。它主要由門電路和觸發(fā)器構成。描述時序電路功能的方法——狀態(tài)方程、狀態(tài)轉換真值表、狀態(tài)轉換圖和時序圖等。根據(jù)CP控制方式不同分為——同步：所有觸發(fā)器的時鐘輸入端CP都連在一起；異步：觸發(fā)器受不同時鐘控制。3時序邏輯電路的分析方法一、同步時序邏輯電路的分析方法基本分析步驟如下：

（1）根據(jù)邏輯圖寫方程式。

a）時鐘方程各觸發(fā)器CP信號的來源。(同步電路可以省略)b）輸出方程時序電路的輸出邏輯表達式，通常是現(xiàn)態(tài)的函數(shù)。

c）驅動方程各觸發(fā)器輸入端的邏輯表達式。

d）狀態(tài)方程將驅動方程代入相應觸發(fā)器的特性方程便得到該觸發(fā)器的狀態(tài)方程。

（2）列狀態(tài)轉換真值表。將電路現(xiàn)態(tài)的各種取值代入狀態(tài)方程和輸出方程中進行計算，從而得到轉換真值表。（3）電路邏輯功能的說明根據(jù)狀態(tài)轉換真值表來分析和說明電路的邏輯功能。

（4）畫狀態(tài)轉換圖和時序圖

上述分析步驟可用下圖描述。邏輯圖時鐘方程輸出方程驅動方程狀態(tài)方程狀態(tài)轉換真值表說明電路功能狀態(tài)轉換圖時序圖列方程列表分析畫圖

解：由圖可知，時鐘脈沖CP加在每個觸發(fā)器的時鐘脈沖輸入端上。因此，它是一個同步時序邏輯電路，可不寫時鐘方程。（1）寫方程式JKQFF0JKQFF1JKQFF2&CPQ0YQ1Q