設(shè)計一個-4-位超前進位加法器(數(shù)字邏輯課設(shè))

數(shù)字邏輯課程設(shè)計題目：設(shè)計一個4位超前進位加法器評語：學(xué)院計算機工程班級計算姓名學(xué)號成績指導(dǎo)老師黃斌劉麗莉2016年7月12日《數(shù)字邏輯》實驗報告題目：課程設(shè)計——4位超前進位加法器學(xué)號：成績班級：計算1414班日期：2016-7-12姓名：指導(dǎo)老師：黃斌劉麗莉一、實驗?zāi)康模?、使用Verilog語言設(shè)計常用的組合邏輯電路。2、學(xué)會應(yīng)用數(shù)字系統(tǒng)設(shè)計方法進行電路設(shè)計。3、加強和培養(yǎng)學(xué)生對電子系統(tǒng)的設(shè)計能力,培養(yǎng)學(xué)生理論聯(lián)系實際的設(shè)計思想，訓(xùn)練學(xué)生綜合運用數(shù)字邏輯課程的理論知識的能力。二、實驗使用環(huán)境：Vivado2015.2三、實驗內(nèi)容與完成情況：設(shè)計一個4位超前進位加法器 背景：串行進位加法器的運算速度比較緩慢，其原因在于必須依次等待每一個加法器完成進位。一種改進的設(shè)計叫做超前進位加法器。超前進位加法器的設(shè)計思路是：把加法器分解成若干塊，同時額外增加電路，在每個塊一得到輸入進位時就快速算出此塊的輸出進位。因此，超前進位加法器不需要等待進位通過一塊內(nèi)所有加法器單元，而是直接先行通過每個單元。設(shè)計要求：在這個設(shè)計中，你需要使用Verilog代碼設(shè)計一個4位的超前進位加法器。這個4位超前進位加法器可以完成對兩個4位二進制數(shù)的相加。完成設(shè)計后，你還需要設(shè)計測試程序(testbench)來驗證你的設(shè)計。你的測試程序需要考慮到所有可能的輸入情況。設(shè)計思路：因為各進位的產(chǎn)生依賴于低位的進位，所以運算速度較慢。為了提高速度，必須設(shè)法使較低位的進位信號越過中間各級直接決定較高位的進位輸出，設(shè)計Ai和Bi分別表示第i位的被加數(shù)和加數(shù)，Ci-1為來自第i-1位全加器的進位，令Pi=Ai^Bi，Gi=Ai&Bi函數(shù)表達式為：Co=PoCo+GoC1=P1Co+G1C2=p2C1+G2C3=p3c2+G3邏輯電路圖如下：真值表如下:AiBiCi-1Si00000011010101101001101011001111其卡諾圖如下:AB00011110C0010111010化簡之后的表達式：S=Ai^Bi^Ci-1進位c的表達式：33231230123012332120120122101011000ggpgppgpppcppppcggpgppcpppcggpcppcgcpcinininin代碼如下：add.v`timescale1ns/1psmoduleadd(input[3:0]a,input[3:0]b,inputci,output[3:0]s,outputco);//定義所需變量wire[3:0]p,g;//進位傳遞函數(shù)p,進位產(chǎn)生函數(shù)gwire[3:0]c;//進位函數(shù)assigng[0]=a[0]&b[0],g[1]=a[1]&b[1],g[2]=a[2]&b[2],g[3]=a[3]&b[3],p[0]=a[0]^b[0],p[1]=a[1]^b[1],p[2]=a[2]^b[2],p[3]=a[3]^b[3];assign c[0]=(p[0]&ci)|g[0],c[1]=(p[1]&p[0]&ci)|(p[1]&g[0])|g[1], c[2]=(p[2]&p[1]&p[0]&ci)|(p[2]&p[1]&g[0])|(p[2]&g[1])|g[2],c[3]=(p[3]&p[2]&p[1]&p[0]&ci)|(p[3]&p[2]&p[1]&g[0])|(p[3]&p[2]&g[1])|(p[3]&g[2])|g[3];assigns[3:0]=a[3:0]^b[3:0]^{c[2:0],ci},co=c[3];endmodule測試代碼:add_tb`timescale1ns/1psmoduleadd_tb;reg[3:0]a;reg[3:0]b;regci;wire[3:0]s;wireco;addU0( //連接設(shè)計.a(a),.b(b),.ci(ci),.s(s),.co(co));initialbegina=0;b=0;ci=0; //設(shè)置默認值#512$finish; //運行512個時間單位后停止endalways //通過下列三條always語句取到所有的情況#32a=a+1; //每32個時間單位a+1always#2b=b+1; //每2個時間單位b+1always#1ci=!ci; //每1個時間單位ci取反endmodule仿真圖截圖及其解釋：下圖仿真波形圖全圖：下圖為局部波形圖：舉例：A=0000，B=1011，c_in=0，c=1011，c_out=0四、實驗小結(jié)。通過這次課程設(shè)計，我感覺我對Verilog語言還是不夠熟悉，在寫的過程中需要經(jīng)常詢問同學(xué)，或是通過網(wǎng)上查詢來解決一些語法上的問題,對