集成電路設(shè)計(jì)的系統(tǒng)

集成電路設(shè)計(jì)的系統(tǒng)ICCAD系統(tǒng)概述ICCAD系統(tǒng)的發(fā)展第一代：60年代末：版圖編輯和檢查第二代：80年代初：原理圖輸入、邏輯模擬向下第三代：從RTL級(jí)輸入向下，包括行為仿真、行為綜合、邏輯綜合等流行的CAD系統(tǒng)：Cadence,MentorGraphics,Viewlogic,Compass，Panda等

ICCAD系統(tǒng)的理想作用：實(shí)現(xiàn)完全的自動(dòng)化設(shè)計(jì)，設(shè)計(jì)出各種各樣的電路第2頁(yè),共104頁(yè)，2024年2月25日，星期天ICCAD系統(tǒng)的實(shí)際作用設(shè)計(jì)信息輸入：語(yǔ)言輸入編輯工具高層次描述的圖形輸入工具：VHDL功能圖輸入、邏輯圖/電路圖輸入編輯、版圖輸入編輯設(shè)計(jì)實(shí)現(xiàn)：綜合器設(shè)計(jì)驗(yàn)證：驗(yàn)證系統(tǒng)/電路符合功能/性能要求及設(shè)計(jì)規(guī)則要求模擬器進(jìn)行模擬（仿真）分析設(shè)計(jì)規(guī)則的檢查什么是模擬？對(duì)于設(shè)計(jì)輸入抽象出模型，施加外部激勵(lì)，觀察輸入，進(jìn)行判斷第3頁(yè),共104頁(yè)，2024年2月25日，星期天整個(gè)設(shè)計(jì)過(guò)程就是把高層次的抽象描述逐級(jí)向下進(jìn)行綜合、驗(yàn)證、實(shí)現(xiàn)，直到物理級(jí)的低層次描述，即掩膜版圖。各設(shè)計(jì)階段相互聯(lián)系，例如，寄存器傳輸級(jí)描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動(dòng)版圖設(shè)計(jì)的輸入，版圖設(shè)計(jì)的結(jié)果則是版圖驗(yàn)證的輸入。

ICCAD系統(tǒng)介入了包括系統(tǒng)功能設(shè)計(jì)、邏輯和電路設(shè)計(jì)以及版圖設(shè)計(jì)等在內(nèi)的集成電路設(shè)計(jì)的各個(gè)環(huán)節(jié)第4頁(yè),共104頁(yè)，2024年2月25日，星期天主要內(nèi)容系統(tǒng)描述及模擬綜合邏輯模擬電路模擬時(shí)序分析版圖設(shè)計(jì)的CAD工具計(jì)算機(jī)輔助測(cè)試技術(shù)器件模擬和工藝模擬第5頁(yè),共104頁(yè)，2024年2月25日，星期天系統(tǒng)描述與模擬：VHDL語(yǔ)言及模擬

VHDL語(yǔ)言出現(xiàn)背景

一種硬件描述語(yǔ)言（hardwaredescriptionlanguage）廣義地說(shuō)，描述電子實(shí)體的語(yǔ)言：邏輯圖，電路圖

大規(guī)模電路的出現(xiàn):邏輯圖、布爾方程不太適用需要在更高層次上描述系統(tǒng)

出現(xiàn)多種HDL語(yǔ)言，為便于信息交換和維護(hù)，出現(xiàn)工業(yè)標(biāo)準(zhǔn)

第6頁(yè),共104頁(yè)，2024年2月25日，星期天通常指高層設(shè)計(jì)階段描述硬件HDL語(yǔ)言的特點(diǎn)抽象地進(jìn)行行為描述結(jié)構(gòu)化語(yǔ)言：可以描述電子實(shí)體的結(jié)構(gòu)多層次混合描述既可被模擬，又可被綜合能提供VHDL模擬器的公司：Cadence、MentorGraphics、Viewlogic、Synopsys等大型EDA公司和CLSI、Model-Technology、Vantage等專門公司

Verilog第7頁(yè),共104頁(yè)，2024年2月25日，星期天VHDL語(yǔ)言基本概念：描述硬件電路，可以抽象地表示電路的行為和結(jié)構(gòu)（完成什么功能，怎樣組成）作用：對(duì)IC設(shè)計(jì)，支持從系統(tǒng)級(jí)到門和器件級(jí)的電路描述，并具有在不同設(shè)計(jì)層次上的模擬驗(yàn)證機(jī)制可作為綜合軟件的輸入語(yǔ)言，支持電路描述由高層向低層的轉(zhuǎn)換建模機(jī)制、模擬算法、模擬環(huán)境第8頁(yè),共104頁(yè)，2024年2月25日，星期天建模機(jī)制基本結(jié)構(gòu)行為描述結(jié)構(gòu)描述

第9頁(yè),共104頁(yè)，2024年2月25日，星期天VHDL語(yǔ)言的建模機(jī)制

——基本結(jié)構(gòu)

一個(gè)硬件單元在VHDL中看作一個(gè)設(shè)計(jì)實(shí)體實(shí)體外觀實(shí)體說(shuō)明：實(shí)體命名，實(shí)體與外部環(huán)境的接口描述，未涉及其內(nèi)部行為及結(jié)構(gòu)實(shí)體功能在結(jié)構(gòu)體中實(shí)現(xiàn)

結(jié)構(gòu)體：實(shí)體的輸入-輸出關(guān)系，實(shí)體的結(jié)構(gòu)和行為描述對(duì)應(yīng)一個(gè)實(shí)體說(shuō)明可以有多個(gè)結(jié)構(gòu)體，不同的實(shí)現(xiàn)方案第10頁(yè),共104頁(yè)，2024年2月25日，星期天第11頁(yè),共104頁(yè)，2024年2月25日，星期天功能描述：行為描述數(shù)據(jù)流描述結(jié)構(gòu)描述混合描述第12頁(yè),共104頁(yè)，2024年2月25日，星期天Architecturebehavioralofhalf_adderis行為描述：描述外部行為beginprocessSUM<=A+B;CO<=AandB;waitonA,B;endprocess;endbehavioral;Architecturebehavioralofhalf_adderis數(shù)據(jù)流描述，未涉及具體結(jié)構(gòu)beginSUM<=A+B;CO<=AandB;endbehavioral;第13頁(yè),共104頁(yè)，2024年2月25日，星期天Architecturebehavioralofhalf_adderiscomponentXOR 元件的外觀說(shuō)明（表示符號(hào)，與實(shí)體不同）

port( I1:instd_logic I2:instd_logic O1:outstd_logic);endcomponent;componentAND2port( I1:instd_logic I2:instd_logic O1:out_std_logic);endcomponent;begin U1:XORportmap(A,B,SUM);元件引用，生成例元(標(biāo)號(hào)：元件名 端口映射) U2:AND2portmap(A,B,CO);endbehavioral;第14頁(yè),共104頁(yè)，2024年2月25日，星期天VHDL語(yǔ)言的建模機(jī)制

——行為描述電子實(shí)體中的行為：反映信號(hào)的變化、組合和傳播行為的特點(diǎn)是信號(hào)的延遲和并行性

VHDL中描述行為的基本單位是進(jìn)程，由進(jìn)程語(yǔ)句描述。

第15頁(yè),共104頁(yè)，2024年2月25日，星期天進(jìn)程之間是并行的，進(jìn)程內(nèi)部是順序執(zhí)行的。進(jìn)程語(yǔ)句本身由一系列的順序語(yǔ)句組成，順序語(yǔ)句發(fā)生在該進(jìn)程被激活的同一時(shí)刻第16頁(yè),共104頁(yè)，2024年2月25日，星期天信號(hào)：各進(jìn)程之間的通信，數(shù)據(jù)通路。信號(hào)的狀態(tài)可能影響與信號(hào)相關(guān)的進(jìn)程的狀態(tài)信號(hào)賦值：模擬周期：在時(shí)刻t，從一些信號(hào)更新、若干進(jìn)程被激活到進(jìn)程被掛起信號(hào)在一個(gè)模擬周期完成求值，延遲td后更新值，

td是信號(hào)延遲，也稱DELTA延遲，在同一模擬時(shí)刻，發(fā)生t,t+td

，t+2td，….多個(gè)模擬周期第17頁(yè),共104頁(yè)，2024年2月25日，星期天進(jìn)程并行：每個(gè)進(jìn)程僅在滿足一定條件的某個(gè)時(shí)刻被激活，同一時(shí)刻可以有多個(gè)進(jìn)程被激活對(duì)于串行機(jī)，模擬時(shí)鐘在每個(gè)時(shí)刻停下，直到每個(gè)時(shí)刻被激活進(jìn)程全被處理完第18頁(yè),共104頁(yè)，2024年2月25日，星期天延遲描述：反映時(shí)序，建立精確的電路硬件模型什么是延遲？傳輸延遲慣性延遲：輸入信號(hào)在指定延遲時(shí)間內(nèi)保持不變，元件的輸出端才有響應(yīng)。進(jìn)程為行為的基本單元信號(hào)作為系統(tǒng)進(jìn)程之間的數(shù)據(jù)通路各進(jìn)程并行執(zhí)行第19頁(yè),共104頁(yè)，2024年2月25日，星期天VHDL語(yǔ)言的建模機(jī)制

——結(jié)構(gòu)描述結(jié)構(gòu)描述：若干部件用信號(hào)線互連形成一個(gè)實(shí)體部件：對(duì)某元件的調(diào)用（例元）一個(gè)結(jié)構(gòu)體由若干例元互連而成元件：某個(gè)實(shí)體的某種結(jié)構(gòu)，只有外觀說(shuō)明（元件說(shuō)明語(yǔ)句）一個(gè)元件說(shuō)明，代表一種類型的元件，是一個(gè)符號(hào)元件調(diào)用：元件例化語(yǔ)句<例元標(biāo)號(hào)>:<元件名><外觀映射表>結(jié)構(gòu)描述中的信號(hào)：連接例元，值傳遞

例元的輸出值變化會(huì)影響以此信號(hào)為輸入的其他例元元件例化語(yǔ)句可以并行第20頁(yè),共104頁(yè)，2024年2月25日，星期天Architecturebehavioralofhalf_adderiscomponentXOR 元件的外觀說(shuō)明（表示符號(hào)，與實(shí)體不同）

port( I1:instd_logic I2:instd_logic O1:outstd_logic);endcomponent;componentAND2port( I1:instd_logic I2:instd_logic O1:out_std_logic);endcomponent;begin U1:XORportmap(A,B,SUM);元件引用，生成例元(標(biāo)號(hào)：元件名 端口映射) U2:AND2portmap(A,B,CO);endbehavioral;第21頁(yè),共104頁(yè)，2024年2月25日，星期天元件配置元件例化語(yǔ)句生成例元引用的是元件，不是實(shí)體，實(shí)體結(jié)構(gòu)中的例元應(yīng)該同實(shí)在的實(shí)體設(shè)計(jì)相對(duì)應(yīng)，進(jìn)行元件配置，指出使用的實(shí)體和結(jié)構(gòu)體

FOR<元件標(biāo)號(hào)>:<元件名>USEENTITY<庫(kù)名>.<實(shí)體名>（結(jié)構(gòu)名）標(biāo)號(hào)例元所引用的元件對(duì)應(yīng)于某指定庫(kù)的某實(shí)體和某結(jié)構(gòu)體第22頁(yè),共104頁(yè)，2024年2月25日，星期天

Architecturestructural_viewOFfull_adderISComponenthalf_adder PORT(in1,in2:INStd_logic;sum,carry:OUTStd_logic);EndComponent;Componentor_gatePORT(in1,in2:INStd_logic;sum,carry:OUTStd_logic);EndComponent;Signala,b,c:Std_logic; 說(shuō)明連接元件所用的內(nèi)部信號(hào)Beginu1:half_adderPORTMAP(x,y,b,a);u2:half_adderPORTMAP(c_in,b,sum,c);u3:or_gatePORTMAP(c,a,c_out);Endstructural_view;第23頁(yè),共104頁(yè)，2024年2月25日，星期天Configurationpartsoffull_adderISForstructural_viewForu1,u2:half_adder USEENTITYWORK.half_adder(behav);EndFor;Foru3:or_gate USEENTITYWORK.or_gate(arch1);EndFor;EndFor;Endparts;

實(shí)體FULL_ADDER的配置，命名為PARTS，采用結(jié)構(gòu)體structural_view作為實(shí)體full-adder的結(jié)構(gòu)體，該結(jié)構(gòu)體中例化的兩個(gè)元件u1，u2采用實(shí)體half-adder，結(jié)構(gòu)體behav來(lái)源于WORK庫(kù)，u3采用實(shí)體or-gate，結(jié)構(gòu)體arch1來(lái)源于WORK庫(kù)第24頁(yè),共104頁(yè)，2024年2月25日，星期天VHDL語(yǔ)言的模擬算法面向事件的模擬算法：同一時(shí)刻活躍信號(hào)占全部信號(hào)的15%，為提高效率，僅對(duì)發(fā)生事件的信號(hào)進(jìn)行計(jì)算，對(duì)于不發(fā)生事件的信號(hào)則不進(jìn)行計(jì)算幾個(gè)概念什么是事件？信號(hào)的邏輯值發(fā)生變化動(dòng)態(tài)的全局事件表：記錄信號(hào)事件和時(shí)間事件，可更新。

信號(hào)事件：信號(hào)驅(qū)動(dòng)產(chǎn)生的事件；時(shí)間事件：進(jìn)程由于等待時(shí)間條件而掛起的事件激活進(jìn)程：與電路中某變化的信號(hào)相關(guān)的進(jìn)程，相應(yīng)的信號(hào)稱為敏感信號(hào)。進(jìn)程可以被敏感信號(hào)、等待時(shí)間、激活條件激活。第25頁(yè),共104頁(yè)，2024年2月25日，星期天開(kāi)始激活所有進(jìn)程讀入激勵(lì)信號(hào)記入全局事件表產(chǎn)生新的信號(hào)事件記入事件表；時(shí)間等待事件記入事件表；進(jìn)程掛起當(dāng)前時(shí)刻所有激活進(jìn)程模擬完？增加事件最小時(shí)間間隔否施加新的輸入信號(hào)根據(jù)全局事件表更新相應(yīng)的信號(hào)執(zhí)行被激活的進(jìn)程否存在被激活的進(jìn)程？是無(wú)全局事件表空？是是用戶：語(yǔ)言輸入，模擬器模擬第26頁(yè),共104頁(yè)，2024年2月25日，星期天綜合概念：從設(shè)計(jì)的高層次向低層次轉(zhuǎn)換的過(guò)程，是一種自動(dòng)設(shè)計(jì)的過(guò)程一種專家系統(tǒng)分類：系統(tǒng)級(jí)綜合高級(jí)綜合RTL級(jí)綜合：行為綜合（軟件：Synopsys，Ambit）邏輯綜合物理綜合（邏輯圖或電路圖到版圖，嚴(yán)格說(shuō)應(yīng)該是同級(jí)驅(qū)動(dòng)）第27頁(yè),共104頁(yè)，2024年2月25日，星期天高級(jí)綜合

設(shè)計(jì)的算法級(jí)描述轉(zhuǎn)換為RTL級(jí)描述核心：分配（ALLOCATION）和調(diào)度（SCHEDULING）分配：給定性能、面積/功耗條件下，確定硬件資源：執(zhí)行單元、存儲(chǔ)器、控制器、總線等，產(chǎn)生數(shù)據(jù)通道調(diào)度：確定這些結(jié)構(gòu)的操作次序根據(jù)控制流圖和調(diào)度中產(chǎn)生的狀態(tài)信息，利用傳統(tǒng)的RTL/邏輯綜合技術(shù)綜合出控制器部分目標(biāo)：找到代價(jià)最小的硬件結(jié)構(gòu)，使性能最佳第28頁(yè),共104頁(yè)，2024年2月25日，星期天綜合過(guò)程：

輸入的行為描述編譯

中間數(shù)據(jù)結(jié)構(gòu)

數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng)數(shù)據(jù)通道和控制部分（RTL級(jí)網(wǎng)表）模擬驗(yàn)證

RTL兩級(jí)工藝映射工藝相關(guān)的結(jié)構(gòu)

邏輯圖自動(dòng)生成邏輯圖模擬驗(yàn)證綜合系統(tǒng)組成：編譯器、模擬器、數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng)、工藝映射系統(tǒng)邏輯圖自動(dòng)生成系統(tǒng)第29頁(yè),共104頁(yè)，2024年2月25日，星期天

工藝映射：已知工藝無(wú)關(guān)的結(jié)構(gòu)描述、目標(biāo)工藝及一組設(shè)計(jì)約束，在滿足設(shè)計(jì)約束條件下，在物理域上實(shí)現(xiàn)同一層次的結(jié)構(gòu)描述。（不丟結(jié)構(gòu)信息，增加工藝數(shù)據(jù)）

算法級(jí)不適用，RTL級(jí)（宏單元），邏輯級(jí)（標(biāo)準(zhǔn)單元或門陣單元、FPGA、PLD等）第30頁(yè),共104頁(yè)，2024年2月25日，星期天第31頁(yè),共104頁(yè)，2024年2月25日，星期天綜合中的優(yōu)化問(wèn)題（黑箱）：資源共享、連接優(yōu)化、時(shí)鐘分配等優(yōu)化目標(biāo)：面積、速度、功耗、可測(cè)試性第32頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯綜合概念：由給定的邏輯功能和性能要求，在一個(gè)包含許多結(jié)構(gòu)、功能、性能已知的邏輯元件的邏輯單元庫(kù)支持下，確定出由一定邏輯單元組成的邏輯結(jié)構(gòu)

輸入：邏輯設(shè)計(jì)描述；輸出：邏輯網(wǎng)表或邏輯圖第33頁(yè),共104頁(yè)，2024年2月25日，星期天綜合過(guò)程：

1.設(shè)計(jì)描述

2.設(shè)計(jì)編譯

3.邏輯化簡(jiǎn)和優(yōu)化：完成邏輯結(jié)構(gòu)的生成與優(yōu)化，滿足系統(tǒng)邏輯功能的要求。

4.利用給定的邏輯單元庫(kù)進(jìn)行工藝映射，對(duì)生成的邏輯網(wǎng)絡(luò)進(jìn)行元件配置，進(jìn)而估算速度、面積、功耗，進(jìn)行邏輯結(jié)構(gòu)的性能優(yōu)化

5.得到邏輯網(wǎng)表第34頁(yè),共104頁(yè)，2024年2月25日，星期天綜合中的優(yōu)化問(wèn)題（黑箱）：優(yōu)化目標(biāo)：面積、速度、功耗、可測(cè)試性可綜合的輸入描述：VHDL、Verilog、HardwareC第35頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯模擬邏輯模擬的基本概念：將邏輯設(shè)計(jì)輸入到計(jì)算機(jī)，用軟件方法形成硬件的模型，給定輸入波形，利用模型算出各節(jié)點(diǎn)和輸出端的波形，判斷正確否主要作用：驗(yàn)證邏輯功能和時(shí)序的正確性分類：根據(jù)所模擬邏輯單元規(guī)模的大小寄存器傳輸級(jí)模擬：總體操作正確性 功能塊級(jí)模擬：加法器、計(jì)數(shù)器、存儲(chǔ)器等門級(jí)模擬：基本邏輯單元：門、觸發(fā)器等 開(kāi)關(guān)級(jí)模擬：晶體管：后仿真主要介紹功能塊級(jí)和門級(jí)邏輯模擬第36頁(yè),共104頁(yè)，2024年2月25日，星期天幾個(gè)概念什么是邏輯功能？輸入和輸出之間的邏輯關(guān)系，不考慮與時(shí)間的關(guān)系。舉例：什么是時(shí)序？考慮與時(shí)間的關(guān)系，輸入和輸出之間與時(shí)間有關(guān)系組合邏輯和時(shí)序邏輯組合邏輯：輸出只決定于同一時(shí)刻各輸入狀態(tài)的組合，與以前狀態(tài)無(wú)關(guān)特點(diǎn)：輸入與輸出間無(wú)反饋途徑；電路中無(wú)記憶單元時(shí)序邏輯電路：輸出與輸入狀態(tài)有關(guān)，還與系統(tǒng)原先狀態(tài)有關(guān)特點(diǎn)：輸入與輸出間有反饋途徑；電路中有記憶單元第37頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯模擬（續(xù)）設(shè)計(jì)輸入方法：邏輯綜合的結(jié)果；原理圖輸入；邏輯描述語(yǔ)言主要作用：驗(yàn)證邏輯功能的正確性，真值表（first-step）延遲模擬：時(shí)序的正確性，預(yù)先檢查是否有尖峰、競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象(secondstep)

競(jìng)爭(zhēng)冒險(xiǎn)：從門的輸入到輸出存在延遲，不同門的延遲不同，不同通路上的延遲不同，引起電路出現(xiàn)錯(cuò)誤的輸出舉例：

兩個(gè)路徑在不同時(shí)刻到達(dá)：競(jìng)爭(zhēng)；輸出的干擾脈沖：冒險(xiǎn)主要環(huán)節(jié)：邏輯模擬模型、設(shè)計(jì)輸入、模擬算法第38頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯模擬模型元件的延遲模型和信號(hào)模型元件的延遲模型：檢查時(shí)序關(guān)系、反映競(jìng)爭(zhēng)和冒險(xiǎn)等現(xiàn)象；調(diào)用的門單元中已含有不同延遲模型信息零延遲：檢查邏輯關(guān)系正確性，組合邏輯和同步時(shí)序單位延遲：邏輯關(guān)系正確性指定延遲：不同元件或不同的元件類型指定不同的延遲；指定上升、下降時(shí)間；尖峰分析最大-最小延遲：分析競(jìng)爭(zhēng)慣性延遲：可抑制尖峰

連線延遲：加到門延遲中；門之間加入延遲元件等第39頁(yè),共104頁(yè)，2024年2月25日，星期天ab1ab12最小延遲=1最大延遲=2第40頁(yè),共104頁(yè)，2024年2月25日，星期天不同要求的邏輯模擬調(diào)用不同的延遲信息快速模擬：驗(yàn)證邏輯功能單位延遲指定延遲最大或最小延遲詳細(xì)模擬：檢查競(jìng)爭(zhēng)冒險(xiǎn)等情況雙延遲模型第41頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯模擬模型（續(xù)）信號(hào)模型：邏輯模擬中信號(hào)的邏輯值和信號(hào)強(qiáng)度信號(hào)值:實(shí)際電路，邏輯狀態(tài)是0和1在邏輯模擬中為了反映信號(hào)狀態(tài)的過(guò)渡過(guò)程，模擬出競(jìng)爭(zhēng)冒險(xiǎn)，引入新的狀態(tài)值三值模擬0，1，

（不定態(tài)：記憶元件等未指定的初始態(tài)、不可預(yù)測(cè)的振蕩態(tài)、無(wú)關(guān)態(tài)等）真值表檢測(cè)靜態(tài)冒險(xiǎn)（靜態(tài)0冒險(xiǎn)和1冒險(xiǎn)）不能檢測(cè)動(dòng)態(tài)冒險(xiǎn)

第42頁(yè),共104頁(yè)，2024年2月25日，星期天

邏輯模擬模型（續(xù)）四值模擬0，1，

，Z（高阻態(tài)：信號(hào)與其源斷開(kāi)后的狀態(tài)，如單向開(kāi)關(guān)）真值表五值模擬、八值模擬等，但邏輯狀態(tài)過(guò)多，模擬速度變慢第43頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯模擬模型（續(xù)）信號(hào)強(qiáng)度：處理線連邏輯關(guān)系：多個(gè)元件輸出信號(hào)線直接相連，匯集點(diǎn)與信號(hào)的關(guān)系

信號(hào)強(qiáng)度：信號(hào)驅(qū)動(dòng)能力，高強(qiáng)度信號(hào)占優(yōu)勢(shì)。

如果強(qiáng)度相等信號(hào)值不同，線連點(diǎn)強(qiáng)度不變，信號(hào)值未知。第44頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯描述邏輯圖輸入：復(fù)雜電路（專門的輸入編輯工具）對(duì)綜合得到的邏輯網(wǎng)表可以直接模擬邏輯描述語(yǔ)言：不同的邏輯模擬器不同 不同的設(shè)計(jì)層次不同門級(jí)邏輯描述：邏輯的詳細(xì)細(xì)節(jié)，門、觸發(fā)器等邏輯元件及其相互連接邏輯元件的描述：類型、功能、延遲、負(fù)載等連接關(guān)系：線路圖可以嵌套，反映層次關(guān)系第45頁(yè),共104頁(yè)，2024年2月25日，星期天以GFLS系統(tǒng)的描述語(yǔ)言為例，AXBAB1XBA1AB1BA1A1B1BANOT：A1＝(A)

B1=(B)

NAND：AB1=(A，B1)

BA1=(B，A1)

X=AXB(AB1，BA1)

第46頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯模擬算法編譯方式和表格驅(qū)動(dòng)方式編譯方式將邏輯電路編譯轉(zhuǎn)換成一組指令代碼。元件按功能編成子程序，按相互間連接關(guān)系以一定順序?qū)⒆映绦蜻B成總的可執(zhí)行程序。元件的計(jì)算順序編排輸入端為0級(jí)，元件的級(jí)數(shù)等于所有前級(jí)元件最大級(jí)數(shù)加1；不考慮延遲，只能模擬組合邏輯電路和可忽略競(jìng)爭(zhēng)冒險(xiǎn)的同步時(shí)序電路第47頁(yè),共104頁(yè)，2024年2月25日，星期天邏輯模擬算法（續(xù)）表格驅(qū)動(dòng)方式將邏輯電路轉(zhuǎn)換成表格：電路描述表、元件類型表；元件的扇入扇出表、信號(hào)線表考慮延遲，可模擬異步時(shí)序采用面向事件模擬：與VHDL模擬算法類似，信號(hào)驅(qū)動(dòng)的是元件對(duì)于較大規(guī)模的電路：

高速邏輯模擬器：軟件硬件化，并行處理，模擬速度提高1000倍第48頁(yè),共104頁(yè)，2024年2月25日，星期天電路模擬電路設(shè)計(jì)：根據(jù)電路性能確定電路結(jié)構(gòu)和元件參數(shù)，

沒(méi)有自動(dòng)設(shè)計(jì)軟件設(shè)計(jì)人員根據(jù)電路性能要求，初步確定電路結(jié)構(gòu)和元件參數(shù)，利用電路模擬軟件進(jìn)行模擬分析，判斷修改電路模擬：根據(jù)電路的拓?fù)浣Y(jié)構(gòu)和元件參數(shù)將電路問(wèn)題轉(zhuǎn)換成適當(dāng)?shù)臄?shù)學(xué)方程并求解，根據(jù)計(jì)算結(jié)果檢驗(yàn)電路設(shè)計(jì)的正確性模擬對(duì)象：元件優(yōu)點(diǎn)：不需實(shí)際元件、可作各種模擬甚至破壞性模擬第49頁(yè),共104頁(yè)，2024年2月25日，星期天電路模擬（續(xù)）在集成電路設(shè)計(jì)中起的作用：版圖設(shè)計(jì)前的電路設(shè)計(jì)，保證電路正確(包括電路結(jié)構(gòu)和元件參數(shù))有單元庫(kù)支持：?jiǎn)卧孪冉?jīng)過(guò)電路模擬無(wú)單元庫(kù)支持的全定制設(shè)計(jì)：由底向上，首先對(duì)單元門電路進(jìn)行電路設(shè)計(jì)、電路模擬，依此進(jìn)行版圖設(shè)計(jì)，直至整個(gè)電路后仿真：考慮了寄生參數(shù)，由電路模擬預(yù)測(cè)電路性能典型軟件：SPICE、HSPICE第50頁(yè),共104頁(yè)，2024年2月25日，星期天以SPICE為例電路模擬的基本功能軟件基本結(jié)構(gòu)電路描述第51頁(yè),共104頁(yè)，2024年2月25日，星期天電路模擬的基本功能

可處理的元器件：電阻、電容、電感、互感、獨(dú)立電流源、電壓源、傳輸線、四種受控源、四種器件（二極管、雙極管、結(jié)型場(chǎng)效應(yīng)管、MOS）等可完成的分析功能：直流分析：典型的是求解直流轉(zhuǎn)移特性(.DC)，輸入加掃描電壓或電流，求輸出和其他節(jié)點(diǎn)（元件連接處）電壓或支路電流；還有.TF、.OP、.SENSE交流分析(.AC)：以頻率為變量，在不同的頻率上求出穩(wěn)態(tài)下輸出和其他節(jié)點(diǎn)電壓或支路電流的幅值和相位。噪聲分析和失真分析第52頁(yè),共104頁(yè)，2024年2月25日，星期天瞬態(tài)分析(.TRAN)：以時(shí)間為變量，輸入加隨時(shí)間變化的信號(hào)，計(jì)算輸出和其節(jié)點(diǎn)電壓或支路電流的瞬態(tài)值。溫度特性分析(.TEMP)：不同溫度下進(jìn)行上述分析，求出電路的溫度特性電路模擬軟件的基本結(jié)構(gòu)五部分組成：輸入處理、元器件模型處理、建立電路方程、方程求解和輸出處理第53頁(yè),共104頁(yè)，2024年2月25日，星期天電路模擬軟件的基本結(jié)構(gòu)輸入處理：主要完成對(duì)輸入文件進(jìn)行編譯，詞法語(yǔ)法檢查、存儲(chǔ)輸入數(shù)據(jù)、其他（元件預(yù)處理等）模型處理：元器件的數(shù)學(xué)模型：用數(shù)學(xué)公式描述器件的電流電壓特性、與物理參數(shù)和工藝參數(shù)的關(guān)系主要是非線性元件的模型：如MOS、BJT、二極管等這些模型編入模型庫(kù)，可調(diào)用；也可自行定義后加入模型庫(kù)電路模擬的精度：模型精度、參數(shù)選取第54頁(yè),共104頁(yè)，2024年2月25日，星期天電路模擬軟件的基本結(jié)構(gòu)（續(xù)）建立電路方程根據(jù)電路結(jié)構(gòu)、元件參數(shù)、分析要求，建立方程依據(jù)的基本原理是歐姆定律和基爾霍夫定律（解釋）建立的方法很多，以節(jié)點(diǎn)法為例方程求解數(shù)值解法：線性代數(shù)方程組解法、非線性方程組解法、常微分方程組解法線性電路的直流分析：選主元的高斯消去法或LU分解法非線性電路的直流分析：對(duì)非線性元件進(jìn)行線性化處理，迭代方法交流分析：線性電路、非線性電路，處理同上瞬態(tài)分析：常微分方程組，通過(guò)數(shù)值積分轉(zhuǎn)換輸出處理：選擇輸出內(nèi)容和輸出方式（表格和曲線）第55頁(yè),共104頁(yè)，2024年2月25日，星期天電路描述

較大規(guī)模電路，一般用電路圖輸入，相應(yīng)的編譯程序轉(zhuǎn)換為電路描述語(yǔ)言再進(jìn)行模擬。

電路描述語(yǔ)言：描述電路結(jié)構(gòu)、元件參數(shù)、器件模型、電路運(yùn)行環(huán)境、分析類型和輸出要求等電路描述前首先要畫(huà)好電路圖，節(jié)點(diǎn)編號(hào)（接地節(jié)點(diǎn)零號(hào)，其他正整數(shù)）SPICE的描述語(yǔ)言：電路拓?fù)洌ňW(wǎng)表）采用模型（元件屬性）仿真內(nèi)容控制第56頁(yè),共104頁(yè)，2024年2月25日，星期天電路描述舉例

CMOSINVERTERDCTRANS.CHARACTERISTICSVCC205VIN10M13122MOD1L=2UW=18UM23100MOD2L=2UW=10U.MODELMOD1PMOSLEVEL=3VTO=

1NSUB=2E15UO=166.MODELMOD2NMOSLEVEL=3VTO=1NSUB=2E15UO=550.DCVIN050.1.PLOTDCV(3).END元件語(yǔ)句：元件名與之相連的節(jié)點(diǎn)號(hào)（D，G，S，G）元件參數(shù)(模型名，模型語(yǔ)句與元件語(yǔ)句分開(kāi))第57頁(yè),共104頁(yè)，2024年2月25日，星期天

相比與SPICE，HSPICE特點(diǎn)快速收斂；具有多種精確的器件模型；采用層次化方法命名節(jié)點(diǎn)；可以為多種分析類型輸出波形圖；可以依據(jù)電路性能要求和測(cè)量數(shù)據(jù)進(jìn)行參數(shù)優(yōu)化，自動(dòng)產(chǎn)生模型參數(shù)和元器件值；具有良好的建立單元庫(kù)的功能；可以進(jìn)行統(tǒng)計(jì)容差分析，分析元件及模型參數(shù)變化對(duì)電路性能的影響；允許Monto-Carlo分析，支持最壞情況(worse-case)設(shè)計(jì)第58頁(yè),共104頁(yè)，2024年2月25日，星期天PSPICE特點(diǎn)允許用戶改變內(nèi)建器件模型模擬A/DD/A靈活

MC模擬第59頁(yè),共104頁(yè)，2024年2月25日，星期天作業(yè)：1.試述面向事件的模擬算法的基本思路。2.列出邏輯模擬中的主要延遲模型，并給出簡(jiǎn)單說(shuō)明。3.用SPICE模擬軟件模擬一個(gè)E/DNMOS反相器的直流輸出特性，請(qǐng)寫出相應(yīng)的輸入文件。第60頁(yè),共104頁(yè)，2024年2月25日，星期天時(shí)序分析邏輯模擬的基本單元是門或功能塊，一定程度上反映競(jìng)爭(zhēng)、冒險(xiǎn)等現(xiàn)象，模擬速度比SPICE快三個(gè)量級(jí)，但精度不夠，各節(jié)點(diǎn)電流、電壓不知電路模擬的基本單元是晶體管、電阻、電容等元器件，可以較精確地獲得電路中各節(jié)點(diǎn)的電壓或電流，但對(duì)于較大的電路，很多的迭代求解需要很大的存儲(chǔ)空間和很長(zhǎng)的計(jì)算時(shí)間時(shí)序分析介于兩者之間，可提供詳細(xì)的波形和時(shí)序關(guān)系，比SPICE快二個(gè)量級(jí)，精度低10%，但比帶延遲的邏輯模擬要高得多第61頁(yè),共104頁(yè)，2024年2月25日，星期天器件級(jí)時(shí)序分析：基本原理：簡(jiǎn)化了器件模型，采用查表技術(shù)，關(guān)鍵電學(xué)量與工作條件的關(guān)系以表格形式反映算法上：?jiǎn)尾降?，不求解?lián)立方程，超松弛牛頓迭代法加速收斂混合模擬：結(jié)合三者特點(diǎn)，對(duì)影響電路性能的關(guān)鍵部分進(jìn)行電路模擬，其他部分用邏輯模擬和時(shí)序分析第62頁(yè),共104頁(yè)，2024年2月25日，星期天版圖設(shè)計(jì)的CAD工具版圖設(shè)計(jì)：根據(jù)電路功能和性能要求及工藝限制（線寬、間距等），設(shè)計(jì)掩膜版圖輸入：可以是原理圖、網(wǎng)表；可以直接編輯版圖輸出：版圖版圖設(shè)計(jì)的重要性：電路功能和性能的物理實(shí)現(xiàn)尺寸減小后，連線延遲直接決定芯片速度。布線方案、從而布局方案很重要——芯片面積、速度第63頁(yè),共104頁(yè)，2024年2月25日，星期天

版圖設(shè)計(jì)的目標(biāo)：連線全部實(shí)現(xiàn)，芯片面積最小，性能優(yōu)化（連線總延遲最?。〤AD工具分類（按工作方式分）：自動(dòng)設(shè)計(jì)、半自動(dòng)設(shè)計(jì)、人工設(shè)計(jì)；版圖驗(yàn)證與檢查用的大多是啟發(fā)式算法第64頁(yè),共104頁(yè)，2024年2月25日，星期天版圖的自動(dòng)設(shè)計(jì)概念：通過(guò)CAD軟件，將邏輯描述自動(dòng)轉(zhuǎn)換成版圖描述成熟的自動(dòng)版圖設(shè)計(jì)包括基于門陣列、標(biāo)準(zhǔn)單元、PLA的布圖系統(tǒng)，BBL布圖系統(tǒng)也在發(fā)展中典型的ICCAD軟件，如Cadence、Mentor、Compass、Panda等設(shè)計(jì)系統(tǒng)中都有自動(dòng)版圖設(shè)計(jì)功能第65頁(yè),共104頁(yè)，2024年2月25日，星期天自動(dòng)版圖設(shè)計(jì)過(guò)程邏輯劃分布局布線設(shè)計(jì)檢驗(yàn)輸出輸入人機(jī)交互單元庫(kù)布圖規(guī)劃第66頁(yè),共104頁(yè)，2024年2月25日，星期天自動(dòng)版圖設(shè)計(jì)過(guò)程（續(xù)）邏輯劃分概念：功能劃分原則：功能塊面積和端子數(shù)滿足要求，使功能塊數(shù)目或總的外連接數(shù)最小基本思想：連接度大的元件放在同一功能塊中劃分算法：簡(jiǎn)單連接度法、分配法、Lin法等第67頁(yè),共104頁(yè)，2024年2月25日，星期天布局規(guī)劃布局規(guī)劃：根據(jù)電路網(wǎng)表、估計(jì)的芯片的大體面積和形狀、各功能塊的大體形狀面積、功能塊的數(shù)目、輸入/輸出數(shù)目等，對(duì)設(shè)計(jì)的電路進(jìn)行物理劃分和預(yù)布局。先進(jìn)行初始規(guī)劃（initializefloorplan），產(chǎn)生輸入/輸出行，單元區(qū)行以及布線網(wǎng)格等，然后進(jìn)行行調(diào)整、芯片面積調(diào)整、布線網(wǎng)格調(diào)整，并進(jìn)行預(yù)布局，初步確定各功能塊的形狀面積及相對(duì)位置、I/O位置以及芯片形狀尺寸，而且可以從總體上考慮電源、地線、數(shù)據(jù)通道分布（datapathplan）第68頁(yè),共104頁(yè)，2024年2月25日，星期天自動(dòng)布局布局概念：按電路功能、性能、幾何要求，放置各部件目標(biāo)：芯片面積最小、性能優(yōu)化過(guò)程：初始布局、布局迭代改善初始布局：?jiǎn)卧x擇：與已安置單元連接度最大的單元；向前看U步單元安置：選擇與已安置單元距離最短的位置作為選出單元的安置位置（連線長(zhǎng)度計(jì)算方法：最小生成樹(shù)；最小斯坦納樹(shù)；最小鏈；最小矩形半周長(zhǎng)）布局迭代：選擇一個(gè)單元或單元集，將位置與候選位置交換，對(duì)新布局計(jì)算判斷判斷標(biāo)準(zhǔn)：連線總長(zhǎng)度、布線均勻性第69頁(yè),共104頁(yè)，2024年2月25日，星期天自動(dòng)布線概念：滿足工藝規(guī)則、布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣等，根據(jù)電路的連接關(guān)系進(jìn)行連線，100%連通，使芯片面積最小布線質(zhì)量評(píng)價(jià)：布通率100% 布線面積最小布線總長(zhǎng)度最小 通孔數(shù)少（解釋） 布線均勻第70頁(yè),共104頁(yè)，2024年2月25日，星期天布線算法面向線網(wǎng)的算法：先定線網(wǎng)的布線順序，每次布一個(gè)線網(wǎng)，達(dá)到當(dāng)前最優(yōu)或準(zhǔn)優(yōu)問(wèn)題：存儲(chǔ)量大，難以布線網(wǎng)多、布線密度大的情況線網(wǎng)定序法：短線法、干擾度法典型布線算法：李氏法、線探索法等（解釋）面向布線區(qū)的算法：并行算法，整體規(guī)劃，在布線區(qū)達(dá)到總體最優(yōu)或準(zhǔn)優(yōu)；但對(duì)通道形狀有一定要求，適應(yīng)性較差過(guò)程：總體布線：通道劃分和線網(wǎng)分配 線網(wǎng)分配：依據(jù)通道容量、布線密度；詳細(xì)布線（通道布線）：對(duì)分配到通道區(qū)底線網(wǎng) 確定在通道區(qū)的具體位置第71頁(yè),共104頁(yè)，2024年2月25日，星期天自動(dòng)設(shè)計(jì)很大程度上受限于近似算法與版圖結(jié)構(gòu)可作人工調(diào)整：未布的單元、線、布線過(guò)密處可作壓縮處理布局布線算法的發(fā)展時(shí)延驅(qū)動(dòng)算法0.8微米工藝：連線延遲與門延遲已經(jīng)相當(dāng)對(duì)深亞微米電路，布圖優(yōu)化目標(biāo)由芯片面積最小，調(diào)整到連線總延遲最小，性能優(yōu)化，布圖中引入時(shí)延模型、時(shí)延分析：多層布線算法第72頁(yè),共104頁(yè)，2024年2月25日，星期天版圖的半自動(dòng)設(shè)計(jì)：符號(hào)式版圖設(shè)計(jì)

用符號(hào)進(jìn)行版圖輸入，通過(guò)自動(dòng)轉(zhuǎn)換程序轉(zhuǎn)換（壓縮功能）；可不考慮設(shè)計(jì)規(guī)則版圖的人工設(shè)計(jì)

用于底層單元設(shè)計(jì)、單元庫(kù)單元設(shè)計(jì)、模擬電路設(shè)計(jì)等方面進(jìn)行版圖輸入編輯，考慮設(shè)計(jì)規(guī)則第73頁(yè),共104頁(yè)，2024年2月25日，星期天版圖檢查與驗(yàn)證原因：人工介入、版圖引入物理因素包括：DRC、ERC、LVS、后仿真第74頁(yè),共104頁(yè)，2024年2月25日，星期天版圖檢查與驗(yàn)證（續(xù)）DRC：設(shè)計(jì)規(guī)則檢查（最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區(qū)的最小交疊等）實(shí)現(xiàn)：通過(guò)圖形計(jì)算（線和線間的距離計(jì)算）

DRC軟件用戶：編寫DRC文件，給出設(shè)計(jì)規(guī)則

ERC：檢查電學(xué)規(guī)則，檢測(cè)出沒(méi)有電路意義的連接錯(cuò)誤，（短路、開(kāi)路、孤立布線、非法器件等），介于設(shè)計(jì)規(guī)則與行為級(jí)分析之間，不涉及電路行為實(shí)現(xiàn)：提取版圖網(wǎng)表，ERC軟件

網(wǎng)表提取工具：邏輯連接復(fù)原第75頁(yè),共104頁(yè)，2024年2月25日，星期天版圖檢查與驗(yàn)證（續(xù)）LVS：網(wǎng)表一致性檢查概念：從版圖提取出的電路網(wǎng)表與從原理圖得到的網(wǎng)表進(jìn)行比較，檢查兩者是否一致。作用與特點(diǎn)：主要用于保證進(jìn)行電路功能和性能驗(yàn)證之前避免物理設(shè)計(jì)錯(cuò)誤?？梢詸z查出ERC無(wú)法檢查出的設(shè)計(jì)錯(cuò)誤，也可以實(shí)現(xiàn)錯(cuò)誤定位實(shí)現(xiàn)：網(wǎng)表提取，LVS軟件第76頁(yè),共104頁(yè)，2024年2月25日，星期天版圖檢查與驗(yàn)證（續(xù)）后仿真：考慮版圖引入的寄生量的影響，進(jìn)行后仿真，保證版圖能滿足電路功能和性能的要求后仿真對(duì)象參數(shù)提取程序提取出實(shí)際版圖參數(shù)和寄生電阻、寄生電容等寄生參數(shù)，進(jìn)一步生成帶寄生參數(shù)的器件級(jí)網(wǎng)表提取得到寄生參數(shù)文件和單元延遲文件結(jié)合，通過(guò)延遲計(jì)算器生成一個(gè)延遲文件，把該延遲文件反標(biāo)（back-annotation）到網(wǎng)表中通過(guò)參數(shù)提取直接得到一個(gè)與路徑延遲相關(guān)的延遲文件，進(jìn)行反標(biāo)第77頁(yè),共104頁(yè)，2024年2月25日，星期天后仿真（續(xù)）軟件支持：數(shù)字電路對(duì)提取出的帶寄生參數(shù)的器件級(jí)網(wǎng)表進(jìn)行開(kāi)關(guān)級(jí)模擬或SPICE模擬實(shí)現(xiàn)；大規(guī)模的電路，用時(shí)序分析找到關(guān)鍵路徑，對(duì)關(guān)鍵路徑進(jìn)行SPICE模擬；由提取得到的延遲文件反標(biāo)到門級(jí)網(wǎng)表，進(jìn)行相應(yīng)的仿真（如Verilog門級(jí)仿真等）。模擬電路SPICE模擬提取出的帶寄生量的器件級(jí)網(wǎng)表第78頁(yè),共104頁(yè)，2024年2月25日，星期天制版專用制版設(shè)備：光學(xué)圖形發(fā)生器、電子束制版機(jī)基本原理：光學(xué)圖形發(fā)生器：光闌位置和尺寸可變，一般是矩形的，作用在涂膠的鉻版上；版圖圖形分割成矩形，并進(jìn)行排序，這些數(shù)據(jù)控制光闌的尺寸和位置的變化電子束制版機(jī)：控制電子束的掃描進(jìn)行暴光制版分辨率高，適合小尺寸電路制版CAD軟件生成的版圖數(shù)據(jù)需通過(guò)一定接口程序轉(zhuǎn)換成制版設(shè)備的輸入格式，才能用于制版第79頁(yè),共104頁(yè)，2024年2月25日，星期天版圖數(shù)據(jù)交換格式通用格式：GDSII、CIF、EDIFGDSII：二進(jìn)制流，占空間少，但可讀性差CIF：可讀性強(qiáng)，用文本命令表示掩膜分層和圖形，有圖樣調(diào)用功能，可進(jìn)行層次性描述。舉例：LCPB長(zhǎng)寬中心點(diǎn)方向B6025304011；第80頁(yè),共104頁(yè)，2024年2月25日，星期天器件模擬集成電路的基礎(chǔ)是器件，但目前不能從電學(xué)性能和工藝水平自動(dòng)設(shè)計(jì)器件，只能進(jìn)行模擬分析器件模擬概念：給定器件結(jié)構(gòu)和摻雜分布，采用數(shù)值方法直接求解器件的基本方程，得到DC、AC、瞬態(tài)特性和某些電學(xué)參數(shù)器件模擬作用：結(jié)構(gòu)、工藝參數(shù)對(duì)器件性能的影響——性能預(yù)測(cè)物理機(jī)制研究：分析無(wú)法或難以測(cè)量的器件性能可為SPICE模擬提供模型參數(shù)與工藝模擬集成可直接分析工藝條件對(duì)器件性能的影響第81頁(yè),共104頁(yè)，2024年2月25日，星期天器件模擬

軟件支持：一維、二維、三維TMAMEDICI、SILVACO、ISE、CADDETH、PISCES、DAVANCI以MEDICI為例基本原理基本方程：泊松方程、電子和空穴連續(xù)性方程、熱擴(kuò)散方程、電子和空穴的漂移/擴(kuò)散方程（能量輸運(yùn)方程）;求解基本量：,N,P,Tn,Tp,T偏微分方程，進(jìn)行離散化，網(wǎng)格劃分（影響精度和速度）;離散后得到非線性方程組，用Newton法、Gummel法等方法求解所用模型第82頁(yè),共104頁(yè)，2024年2月25日，星期天器件模擬基本功能可處理的器件類型：二極管、BJT、MOS、多層結(jié)構(gòu)、光電器件、可編程器件等可模擬的材料：多種，不限于硅、二氧化硅可完成的電學(xué)分析：DC、AC、瞬態(tài)、熱載流子、光電等等可獲得的電學(xué)特性和電參數(shù)端特性：I-V；電容-V等內(nèi)部特性：濃度分布、電勢(shì)電場(chǎng)分布等電參數(shù)：閾值電壓、亞閾斜率、薄層電阻等第83頁(yè),共104頁(yè)，2024年2月25日，星期天器件模擬輸入文件用戶與軟件的接口器件結(jié)構(gòu)（包括電極）材料摻雜選用模型與算法計(jì)算內(nèi)容輸出舉例第84頁(yè),共104頁(yè)，2024年2月25日，星期天第85頁(yè),共104頁(yè)，2024年2月25日，星期天第86頁(yè),共104頁(yè)，2024年2月25日，星期天第87頁(yè),共104頁(yè)，2024年2月25日，星期天第88頁(yè),共104頁(yè)，2024年2月25日，星期天工藝模擬實(shí)驗(yàn)流片來(lái)確定工藝參數(shù)，周期長(zhǎng)，成本高，工藝模擬可改善這一問(wèn)題工藝模擬概念：對(duì)工藝過(guò)程建立數(shù)學(xué)模型，在某些已知工藝參數(shù)的情況下，對(duì)工藝過(guò)程進(jìn)行數(shù)值求解，計(jì)算經(jīng)過(guò)該工序后的雜質(zhì)濃度分布、結(jié)構(gòu)特性變化（厚度和寬度變化）或應(yīng)力變化（氧化、薄膜淀積、熱過(guò)程等引起）。

作用優(yōu)化工藝流程、工藝條件；預(yù)測(cè)工藝參數(shù)變化對(duì)工藝結(jié)果的影響縮短加工周期，提高成品率軟件支持：SUPREM；SUPREM-IV：二維第89頁(yè),共104頁(yè)，2024年2月25日，星期天工藝模擬基本內(nèi)容可處理的工藝過(guò)程：離子注入、預(yù)淀積、氧化、擴(kuò)散、外延、低溫淀積、光刻、腐蝕等高溫過(guò)程：雜質(zhì)分布；氧化、外延還需考慮厚度變化、界面移動(dòng)非高溫過(guò)程：結(jié)構(gòu)變化，（除離子注入）可處理多層結(jié)構(gòu)，可處理的材料：?jiǎn)尉Ч琛⒍嗑Ч?、二氧化硅、氮化硅、氮化氧硅、鈦及鈦硅化物、鎢及鎢硅化物、光刻膠、鋁等可摻雜的雜質(zhì)：硼、磷、砷、銻、鎵、銦、鋁工藝模型輸出：厚度、雜質(zhì)分布、電參數(shù)（薄層電阻、電導(dǎo)率等）第90頁(yè),共104頁(yè)，2024年2月25日，星期天工藝模擬輸入文件結(jié)構(gòu)說(shuō)明語(yǔ)句參數(shù)語(yǔ)句工序語(yǔ)句算法語(yǔ)句輸出語(yǔ)句注釋語(yǔ)句舉例第91頁(yè),共104頁(yè)，2024年2月25日，星期天第92頁(yè),共104頁(yè)，2024年2月25日，星期天第93頁(yè),共104頁(yè)，2024年2月25日，星期天第94頁(yè),共