計算機組成原理第講主存儲器

計算機組成原理第講主存儲器第4章主存儲器Chapter4MainMemoryAwordinmemoryisanentityofbitsthatmoveinandoutofstorageasaunit.Amemorywordisagroupof1’sand0’sandmayrepresentanumber,aninstructioncode,oneormorealphanumericcharacters,oranyotherbinary-codedinformation.Agroupofeightbitsiscalledabyte.第2頁,共30頁，2024年2月25日，星期天隨機(讀寫)存儲器RandomAccessMemory(RAM)只讀存儲器ReadOnlyMemory(ROM)PROM可編程序只讀存儲器掩膜ROMEPROM可擦除的可編程序只讀存儲器E2PROM電可擦除的可編程序只讀存儲器FlashMemory快閃存儲器（電可擦除）保存信息的原理：雙極型MOS型SRAM：觸發(fā)器DRAM：MOS管的柵極電容。SRAMStaticRAM

DRAMSRAMDynamicRAM

現(xiàn)代計算機的主存儲器都是半導體存儲器IC。半導體RAM在斷電后數(shù)據(jù)會丟失，屬于易失性(Volatile)存儲器只讀存儲器屬于非易失性(Non-volatile)存儲器?！?.1主存儲器分類、技術(shù)指標和基本操作第3頁,共30頁，2024年2月25日，星期天主存儲器的可尋址的最小信息單位是1個存儲字（存儲單元）。

1、存儲容量

MemorySize/Capacity1M=220=1024K=210K1G=230=1024M=210M1T=240=210G存儲器的容量通常表示為：m字×k位。例如，1個4096×32的存儲器芯片的容量就是16KB。存儲單元MemoryLocation可尋址單元AddressableLocation地址空間AddressSpaceCPU的地址線容量單位：字節(jié)Byte，字Word，位bit。1Byte=8bit主存儲器的主要技術(shù)指標主存儲器容量SM=W·l·m=存儲器字長×每個存儲體的字數(shù)×并行工作的存儲體個數(shù)主存儲器用于暫時存儲CPU當前正在使用的指令和數(shù)據(jù)。第4頁,共30頁，2024年2月25日，星期天2、存取速度⑴存取時間Ta

（訪問時間，MemoryAccessTime

）由系統(tǒng)規(guī)定取決于存儲器芯片從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間。⑵存儲周期Tm

（讀寫周期，MemoryCycleTime）連續(xù)啟動2次獨立的存儲器操作所間隔的最小時間。一般Tm>TaBm是存儲器被連續(xù)訪問時可以提供的數(shù)據(jù)傳輸率（bit/s）⑶主存帶寬Bm提高主存帶寬的措施：縮短存取周期，增加存儲字長W，增加存儲體。Bm=W/Tm當總線寬度w與存儲器字長W不一致時，Bm=w/Tm第5頁,共30頁，2024年2月25日，星期天主存儲器的基本操作處理器地址寄存器AR數(shù)據(jù)寄存器DR主存儲器地址總線數(shù)據(jù)總線控制總線R/W第6頁,共30頁，2024年2月25日，星期天主存儲器的讀寫時序1．存儲器讀的時序處理器把要訪問的存儲單元地址送上地址總線，發(fā)存儲器讀命令存儲器讀周期

被選中的存儲器芯片對地址譯碼，打開三態(tài)門將選中的單元內(nèi)容送上數(shù)據(jù)總線DB，處理器從DB讀入數(shù)據(jù)。AddressData地址總線AB數(shù)據(jù)總線DB第7頁,共30頁，2024年2月25日，星期天2．存儲器寫的時序

處理器把要訪問的存儲單元地址送上地址總線AB，把要寫的數(shù)據(jù)送上數(shù)據(jù)總線DB，發(fā)存儲器寫命令。

被選中的存儲器芯片對地址譯碼，將DB上的數(shù)據(jù)寫入選中的存儲單元。AddressData地址總線AB數(shù)據(jù)總線DB存儲器寫周期第8頁,共30頁，2024年2月25日，星期天存儲器芯片內(nèi)部：地Y0址Y1譯Y2碼Y3器存儲單元00存儲單元01存儲單元10存儲單元11A0A1行地址譯碼列地址譯碼A0A1A3A2讀寫控制

I/ORowAddressColumnAddress4×4存儲矩陣0001101111100100三態(tài)輸出

地址線條數(shù)N，可尋址2N單元半導體存儲器芯片第9頁,共30頁，2024年2月25日，星期天存儲器芯片外部：（符號，引腳）SRAM芯片：ROM（PROM，EPROM，E2PROM）芯片：常見：×8，×4常見：×8A0……A191M×4RAMI/O0I/O1I/O2I/O3

A0……A10

2K×8ROMD0……D7第10頁,共30頁，2024年2月25日，星期天§4.4存儲器的組成與控制

單個存儲器芯片的容量往往不能滿足需要，用存儲器容量的擴展技術(shù)實現(xiàn)所要求容量的存儲器。（1）位擴展（2）字擴展存儲器芯片的位數(shù)K小于所設計的存儲器的位數(shù)N。存儲器芯片的字數(shù)小于所設計的存儲器的要求。用L字×K位的存儲器芯片構(gòu)成L字×N位的存儲器，用L字×K位的存儲器芯片構(gòu)成M字×K位的存儲器，存儲器芯片數(shù)=N/K存儲器芯片數(shù)=M/L第11頁,共30頁，2024年2月25日，星期天（4）與處理器連接②如果處理器有

等控制線，在產(chǎn)生片選信號時必須用到。③要連接處理器的全部地址線和數(shù)據(jù)線。①存儲系統(tǒng)一定是既有RAM又有ROM。（3）字位擴展存儲器芯片的字數(shù)和位數(shù)都小于所設計的存儲器的要求。用L字×K位的存儲器芯片構(gòu)成M字×N位的存儲器，需要（M/L）×（N/K）個存儲器芯片。Themainmemoryisthecentralstorageunitinacomputersystem.存儲器容量的擴展第12頁,共30頁，2024年2月25日，星期天

I/O0I/O1I/O2I/O3

64K×4RAMA0……A15

D0…D3D4…D7A0…A15

I/O0I/O1I/O2I/O3

64K×4RAMA0……A15

（1）位擴展例1：用64K×4的RAM芯片構(gòu)成64K×8的存儲器。存儲器芯片的地址線、片選線、讀寫控制線并聯(lián)，數(shù)據(jù)線分別引出第13頁,共30頁，2024年2月25日，星期天（2）字擴展例2：用512×4位的RAM芯片構(gòu)成2k×4位的存儲器。將各個存儲器芯片的地址線、數(shù)據(jù)線、讀寫控制線并聯(lián)由片選線區(qū)分每個芯片的地址范圍D3A8A0

I/O0I/O1I/O2I/O3

512×4RAM

A0…A8

I/O0I/O1I/O2I/O3

512×4RAM

A0…A8

I/O0I/O1I/O2I/O3

512×4RAMA0…A8

I/O0I/O1I/O2I/O3

512×4RAM

A0…A8

A9A10D0…………

2-4譯碼器A0A1第14頁,共30頁，2024年2月25日，星期天（3）字位擴展用L字×K位的存儲器芯片構(gòu)成M×N的存儲器，需要（M/L）×（N/K）個存儲器芯片。片選信號由高位地址譯碼產(chǎn)生。低位地址直接與存儲器芯片的地址線連接。例3：用1K×4位的RAM芯片構(gòu)成2K×8位的RAMRAMandROMareconnectedtoaCPUthroughthedataandaddressbuses.Thelow-orderlinesintheaddressbusselectthebytewithinthechipsandotherlinesintheaddressbusselectaparticularchipthroughitschipselectinputs.Themorechipsthatareconnected,themoreexternaldecodersarerequiredforselectionamongthechips.第15頁,共30頁，2024年2月25日，星期天A9A0A10A11………D7…D4D3…D0I/O0I/O1I/O2I/O3

1024×4RAMA0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

A0

A1

2-4譯碼器用1K×4位的RAM芯片構(gòu)成2K×8位的RAM第16頁,共30頁，2024年2月25日，星期天（4）與CPU連接如果CPU有等控制線，在產(chǎn)生片選信號時必須要用到。存儲系統(tǒng)一定是既有RAM又有ROM。注意：①CPU的地址總線和數(shù)據(jù)總線的線數(shù)。②ROM的輸出允許信號。Mostofthemainmemoryinageneral-purposecomputerismadeupofRAMintegratedcircuitchips,butaportionofthememorymaybeconstructedwithROMchips.ROMisusedforstoringprogramsthatarepermanentlyresidentinthecomputerandfortablesofconstantsthatdonotchangeinvalueoncetheproductionofthecomputeriscompleted.第17頁,共30頁，2024年2月25日，星期天例：CPU字長16位，有8條數(shù)據(jù)線，15條地址線，，等控制線。存儲器按字節(jié)編址。要求用8K×4bit的RAM芯片和8K×8bit的ROM芯片組成16KB的ROM和8KB的RAM。ROM的起始地址0000H，RAM的起始地址6000H。①說明該計算機的地址空間、實存容量、ROM和RAM的地址范圍分別是多少？②計算RAM和ROM芯片數(shù)，說明應該選用什么譯碼器。③畫出CPU和存儲系統(tǒng)的電路連接圖。

第18頁,共30頁，2024年2月25日，星期天解：①CPU有15條地址線，∴地址空間=215=32K②RAM芯片數(shù)=（8K×8）/（8K×4）=2③CPU和存儲系統(tǒng)的電路連接圖：實存容量=ROM容量+RAM容量=16KB+8KB=24KB16KB的ROM區(qū)的地址范圍是0000H~3FFFH。RAM區(qū)的地址范圍是6000H~7FFFH。要求用8K×4bit的RAM芯片和8K×8bit的ROM芯片組成16KB的ROM和8KB的RAMROM芯片數(shù)=（16K×8）/（8K×8）=28K字的存儲器芯片有13條地址線，CPU有15條地址線，∴地址譯碼器要對15—13=2條地址線譯碼，所以應該用2-4譯碼器。第19頁,共30頁，2024年2月25日，星期天

A14

A13

A12…A0

CPUD0…D72-4

譯碼A1

器A0A0~A12

8K×4

RAMD0~D3

A0~A12

8K×8

ROMD0~D7

A0~A12

8K×4RAMD0~D3

A0~A12

8K×8

ROMD0~D7

1……第20頁,共30頁，2024年2月25日，星期天動態(tài)存儲器DynamicRAMDynamicrandomaccessmemory(DRAM)isatypeofrandomaccessmemorythatstoreseachbitofdatainaseparatecapacitorwithinanintegratedcircuit.TheadvantageofDRAMisitsstructuralsimplicity:onlyonetransistorandacapacitorarerequiredperbit,comparedtosixtransistorsinSRAM.ThisallowsDRAMtoreachveryhighdensity.DRAM芯片的集成度高，容量大，速度不高（50~100ns），功耗低，價格低。Sincerealcapacitorsleakcharge,theinformationeventuallyfadesunlessthecapacitorchargeisrefreshedperiodically.第21頁,共30頁，2024年2月25日，星期天1．動態(tài)存儲器芯片

Dynamicrandomaccessmemoryisproducedasintegratedcircuits(ICs)bondedandmountedintoplasticpackageswithmetalpinsforconnectiontocontrolsignalsandbuses.

為了進一步降低芯片的封裝成本，還設法減少芯片的引腳數(shù)。

采用地址線復用和多字1位等方法。將地址分兩次送入存儲器芯片，內(nèi)部有行地址鎖存和列地址鎖存電路。行地址譯碼列地址譯碼A0A1行地址鎖存列地址鎖存第22頁,共30頁，2024年2月25日，星期天DRAM芯片：A0……A1264M×1DRAMI/O常見：×1,×8

動態(tài)存儲器的存儲控制比較復雜，需要由外部電路提供行地址和列地址，以及控制刷新。DIP（Dualin-linePackage）SIPP（SingleIn-linePinPackage）SIMM30pinSIMM72pinDIMM(168-pin)DDRDIMM(184-pin)DRAMpackagingSingleIn-lineMemoryModuleDualIn-lineMemoryModule第23頁,共30頁，2024年2月25日，星期天

的下降沿把行地址送入存儲芯片內(nèi)的行地址鎖存器，的下降沿把列地址送入存儲芯片內(nèi)的列地址鎖存器。DRAM芯片的工作方式有：讀工作方式，寫工作方式，讀-改寫工作方式，頁面工作方式，刷新工作方式。其中，頁面工作方式是在行地址鎖存后保持。不斷變化列地址和，就可以在行地址不變的情況下對某一行的所有單元連續(xù)地進行讀/寫。頁面工作方式使得存儲器有批寫入和批讀出能力，提高了存儲器的速度。列地址行地址AB第24頁,共30頁，2024年2月25日，星期天2．動態(tài)存儲器的刷新RefreshMOS管的柵極電容容量很小，絕緣電阻不夠大，經(jīng)過一段時間后電荷逐漸泄漏，使保存的信息丟失。為了不丟失數(shù)據(jù)，必須及時對保存的信息進行刷新。在芯片內(nèi)部把存儲單元的內(nèi)容讀出來再寫回去，信息不出現(xiàn)在數(shù)據(jù)總線上。DRAM芯片通常采用定時逐行刷新。刷新周期一般為2ms。動態(tài)存儲器DynamicRAM行地址相同的各列存儲單元011011001010011010010011第25頁,共30頁，2024年2月25日，星期天2．動態(tài)存儲器的刷新Refresh①集中刷新

在一個刷新周期內(nèi)，用一段固定的時間，連續(xù)對存儲器的所有行逐一刷新，在此期間內(nèi)停止CPU和其他主設備對存儲器的讀寫。

例如，1個存儲器有1024行，存儲周期為200ns。刷新一次需204.8μs。在2ms內(nèi)還有1795.2μs的時間可用于存儲器讀寫。t刷新周期刷新刷新

集中刷新方式的缺點：在刷新期間不能訪問存儲器，有時會影響CPU工作。第26頁,共30頁，2024年2月25日，星期天②分布式刷新在2ms時間內(nèi)分散地將各行刷新一遍，每隔Δt時間刷新一行。Δt=刷新周期/存儲器行數(shù)動態(tài)存儲器一般分為128行，所以Δt=2ms/128=15.625μstΔt刷新周期2．動態(tài)存儲器的刷新Refresh第27頁,共30頁，2024年2月25日，星期天

存儲控制