2023年廣州大學(xué)EDA實(shí)驗(yàn)指導(dǎo)書(shū)

試驗(yàn)指導(dǎo)〔2023稿〕廣州大學(xué)物理與電子工程學(xué)院電子系編名目\l“_TOC_250005“試驗(yàn)1、2選1多路選擇器的VerilogHDL設(shè)計(jì) 3\l“_TOC_250004“試驗(yàn)2、設(shè)計(jì)含異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器 3\l“_TOC_250003“試驗(yàn)3、1位全加器原理圖輸入設(shè)計(jì) 4試驗(yàn)4、7段數(shù)碼顯示譯碼器設(shè)計(jì) 6試驗(yàn)5、數(shù)控分頻器的VerilogHDL設(shè)計(jì) 7\l“_TOC_250002“試驗(yàn)6、2位十進(jìn)制頻率計(jì)原理圖輸入設(shè)計(jì)法 7試驗(yàn)7、ADC0809的采樣把握電路的實(shí)現(xiàn) 9試驗(yàn)8、正弦信號(hào)發(fā)生器設(shè)計(jì) 11試驗(yàn)9、用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器 12\l“_TOC_250001“試驗(yàn)10、循環(huán)冗余〔CRC〕模塊設(shè)計(jì) 14\l“_TOC_250000“試驗(yàn)11、數(shù)字鐘 15試驗(yàn)12、用直接數(shù)字合成器〔DDS〕實(shí)現(xiàn)正弦波形發(fā)生器設(shè)計(jì) 161、21VerilogHDL設(shè)計(jì)一、試驗(yàn)?zāi)康模?、 生疏QuartusII的VerilogHDL文本設(shè)計(jì)流程全過(guò)程；2、 學(xué)習(xí)簡(jiǎn)潔組合電路的設(shè)計(jì)、仿真和硬件測(cè)試。二、試驗(yàn)步驟：1、依據(jù)發(fā)給大家的文件“QuartusII9.0根本設(shè)計(jì)流程-VerilogHDL.ppt”所表達(dá)的步驟，利QuartusII21多路選擇器的文本編輯輸入(mux21a.v)波形。參考程序：見(jiàn)《EDA技術(shù)有用教程—VerilogHDL版〔第四版》例3-1〔教材〔第五版〕無(wú)該程序，可自行編寫(xiě)〕假設(shè)目標(biāo)器件是EP3C40Q240C8N，建議選試驗(yàn)電路模式5，用鍵1作為把握端s；ab分clock5、clock0，輸出信號(hào)y接揚(yáng)聲器speaker。通過(guò)短路帽選擇clock0256Hz信號(hào)，clock51024Hz。最終進(jìn)展編譯、下載和硬件測(cè)試試驗(yàn)。1-121多路選擇器的引腳鎖定窗三、試驗(yàn)報(bào)告：2121試驗(yàn)2、設(shè)計(jì)含異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器一、試驗(yàn)?zāi)康模簩W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步生疏VerilogHDL設(shè)計(jì)技術(shù)。二、試驗(yàn)原理和試驗(yàn)步驟：2-104位加法器圖2-1是一含計(jì)數(shù)使能、異步復(fù)位的4位加法計(jì)數(shù)器，書(shū)中例3-15是其VerilogHDL2-14rstclkD[3：04ENA‘1’時(shí)，多路選擇器將加1出值加載于鎖存器的數(shù)據(jù)端；當(dāng)ENA‘0’時(shí)保持上一次的輸出。試驗(yàn)步驟：依據(jù)發(fā)給大家的文件“QuartusII9.0根本設(shè)計(jì)流程-VerilogHDL.ppt”所表達(dá)的步驟，在QuartusII上對(duì)例3-1〔第四版〔第五版p124例5-15〕2-1形。引腳鎖定以及硬件下載測(cè)試。假設(shè)目標(biāo)器件是EP3C40Q240C8N5，用鍵8〔PIO7〕把握RST；用鍵7ENA；計(jì)數(shù)溢出COUT接發(fā)光管D8；OUTY1；時(shí)鐘CLKclock2，通過(guò)跳線選擇4Hz寫(xiě)進(jìn)試驗(yàn)報(bào)告。三、思考題16位二進(jìn)制加減可控計(jì)數(shù)器的VerilogHDL四、試驗(yàn)報(bào)告要求：說(shuō)明例3-1〔第四版〔第五版p124例5-1〕能特點(diǎn)，給出其全部信號(hào)的時(shí)序仿真波形并分析結(jié)果。給出試驗(yàn)過(guò)程和硬件測(cè)試試驗(yàn)結(jié)果完成思考題3、1位全加器原理圖輸入設(shè)計(jì)一、試驗(yàn)?zāi)康模?位全加器的工作原理；1位全加器的原理圖輸入設(shè)計(jì)方法；學(xué)會(huì)QuartusII的時(shí)序波形仿真方法；4.了解VerilogHDL設(shè)計(jì)初步。二、試驗(yàn)原理與步驟：QuartusII環(huán)境下，點(diǎn)擊QuartusIIfile菜單，選擇new，翻開(kāi)new窗口，在new窗口中選擇BlockDiagram/SchematicFile，進(jìn)入相應(yīng)的界面，即可輸入原理圖，輸入方法見(jiàn)《EDA45EDA技術(shù)有用教程》45節(jié)介紹的方法將其作為一個(gè)庫(kù)文件，輸入后原理圖如以以下圖1-1所示。1-1連接好原理圖并存盤(pán)現(xiàn)在利用已設(shè)計(jì)好的半加器，完成頂層工程全加器的設(shè)計(jì)，具體步驟如下：1、翻開(kāi)一個(gè)的原理圖編輯窗，然后在本工程名目中找到已包裝好的半加器元件h_adderh_adder雙擊，即可彈出此元件內(nèi)部的原理圖。、完成全加器原理圖設(shè)計(jì)〔圖1-，并以文件名f_adder.bdf存在同一名目中。1-2在頂層編輯窗中設(shè)計(jì)好全加器3、將當(dāng)前文件設(shè)置成Project，并選擇目標(biāo)器件為CycloneIIIEP3C40Q240C8N。4、編譯此頂層文件f_adder.bdf，然后建立波形仿真文件。5f_adder.bdf1-3cin、binain輸入信號(hào)電平的設(shè)置，啟動(dòng)仿真器Simulator，觀看輸出波形的狀況。6、鎖定引腳、編譯并編程下載，硬件實(shí)測(cè)此全加器的規(guī)律功能。圖1-3 1位全加器的時(shí)序仿真波形51、2、3分別接ainbin、cinD2D1分別接sumcout。請(qǐng)查表確定每個(gè)引腳鎖定。三、試驗(yàn)留意事項(xiàng)：輸入文件名不能用漢字或關(guān)鍵字、非法字符；留意文件在編譯連接時(shí)的路徑；留意引腳安排與對(duì)應(yīng)的FPGA芯片相匹配。四、試驗(yàn)設(shè)備：GW48EDA系統(tǒng)，計(jì)算機(jī)一臺(tái)五、試驗(yàn)思考：1.比較原理圖與文本兩種輸入方法。六、試驗(yàn)報(bào)告要求：給出各層次的原理圖及其對(duì)應(yīng)的仿真波形圖；給出硬件測(cè)試流程和結(jié)果；答復(fù)試驗(yàn)思考題。試驗(yàn)4、7段數(shù)碼顯示譯碼器設(shè)計(jì)〔教材〔第四版〕p139 4-5十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)；〔第五版〕p112〕一、試驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí)VerilogHDL的多層次設(shè)計(jì)方法。二、試驗(yàn)原理與步驟:試驗(yàn)原理:7IC744000系列的器件只能作十進(jìn)制BCD2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿(mǎn)足16進(jìn)制數(shù)的譯碼顯示，最便利的方法就是利用譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)。試驗(yàn)步驟：4-17段譯碼器真值表圖圖4-1 共陰數(shù)碼管及其電路77段BCD7BCD碼譯碼器，輸出信號(hào)LED7S74-17個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”7個(gè)段：g、f、e、d、c、b、a1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。設(shè)計(jì)該譯碼器，在QuartusII上對(duì)其進(jìn)展編輯、編譯、綜合、適配、仿真，給出其全部信號(hào)的時(shí)序仿真波〔提示用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)。引腳鎖定及硬件測(cè)試。建議選試驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出，鍵8/7/6/5 四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。圖4-2 7段譯碼器仿真波形4位二進(jìn)制計(jì)數(shù)器，經(jīng)上面設(shè)計(jì)的167段譯碼器顯示。4-3計(jì)數(shù)器和譯碼器連接電路原理圖四、試驗(yàn)報(bào)告要求：1167段譯碼器的程序設(shè)計(jì)；2167段譯碼器電路的仿真波形圖和波形分析；3、具體給出計(jì)數(shù)器和譯碼器連接的程序設(shè)計(jì)試驗(yàn)5、數(shù)控分頻器的VerilogHDL設(shè)計(jì)〔見(jiàn)教材〔第四版〕p176 5-2?？煽赜?jì)數(shù)器設(shè)計(jì)；〔第五版〕p1275-4可預(yù)置型計(jì)數(shù)器設(shè)計(jì)〕〔教材〔第四版〕P307，教材第五版P227〕試驗(yàn)6、2位十進(jìn)制頻率計(jì)原理圖輸入設(shè)計(jì)法一、試驗(yàn)?zāi)康模?4系列等宏功能元件的使用方法，把握更簡(jiǎn)潔的原理4FPGA/CPLD驗(yàn)證較簡(jiǎn)潔設(shè)計(jì)工程的方法。二、試驗(yàn)原理與步驟：下面是2位十進(jìn)制頻率計(jì)的底層元件原理圖和頂層原理圖的關(guān)系：中間為頂層原理圖，整個(gè)系統(tǒng)由兩個(gè)底層原件組成，上面是時(shí)序把握元件的原理圖，下面是計(jì)數(shù)器元件原理圖。先設(shè)計(jì)底層的兩個(gè)元件，再設(shè)計(jì)頂層。圖6-3 用74390設(shè)計(jì)一個(gè)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器〔1〕試驗(yàn)原理：假設(shè)某一信號(hào)在TNfs為：fs=N/T通常測(cè)量時(shí)間T1秒或它的十進(jìn)制時(shí)間。依據(jù)頻率計(jì)的測(cè)頻原理6-1頻率計(jì)的頂層電路設(shè)計(jì)中74374是87BCD7774248顯示個(gè)位頻率計(jì)數(shù)值，下面的顯示十位頻率計(jì)數(shù)值〔conter86-3構(gòu)成的元件。F_IN是待測(cè)頻率信號(hào)〔設(shè)其頻率周期為410nCNT_EN是對(duì)待測(cè)頻率脈沖計(jì)數(shù)允許信號(hào)〔設(shè)其頻率周期為32uCNT_ENCNT_EN為高電尋常允許conter8F_INconter8存信號(hào)LOCK發(fā)出的脈沖將conter824位十進(jìn)制數(shù)“39”7437474374H[6..0]和L[6..0]輸給74248譯碼輸出顯示，這就是測(cè)得的頻率值。此后0信號(hào)CLR對(duì)計(jì)數(shù)器conter80，以備下一周期計(jì)數(shù)之用。74374的存在，即使在conter80后，數(shù)碼管照舊能穩(wěn)定顯示上一測(cè)頻周期測(cè)得的頻率值。另外，圖中的進(jìn)位信號(hào)COUT是留待頻率計(jì)擴(kuò)展用的。在CNT_EN0.5Hz，則其允許計(jì)數(shù)的脈1秒，這樣，數(shù)碼管就能直接顯示F_IN的頻率值了。6-4所示的時(shí)序關(guān)系，產(chǎn)生三個(gè)把握信號(hào)：CNT_EN、LOCK和CLR,以便使頻率計(jì)自動(dòng)完成：計(jì)數(shù)、鎖存和清零。6-2。圖6-4 測(cè)頻時(shí)序把握電路工作波形2、試驗(yàn)步驟：首先依據(jù)《EDA技術(shù)有用教程》第4.5.2小節(jié)介紹的方法與流程，完成2位十進(jìn)計(jì)數(shù)〔FILE->Create/updata->createsymbolfilesforcurrentfil。依據(jù)《EDA技術(shù)有用教程》第4.5.2小節(jié)介紹的方法與流程，完成測(cè)頻把握器的設(shè)計(jì)，〔FILE->Create/updata->createsymbolfilesforcurrentfil。層次化設(shè)計(jì)的方法，完成2位頻率計(jì)的設(shè)計(jì)，包括原理圖輸入、編譯、綜合、仿真、引腳鎖定、編程下載和硬件測(cè)試。注：建議硬件測(cè)試試驗(yàn)電路承受NO.6F_IN接clock0；測(cè)頻把握時(shí)鐘CLK接clock〔8h。四、思考題：1、怎樣實(shí)現(xiàn)測(cè)頻范圍的擴(kuò)大；2、怎樣提高測(cè)量的準(zhǔn)確度。五、試驗(yàn)報(bào)告要求：14位十進(jìn)制頻率計(jì)的設(shè)計(jì)流程；123試驗(yàn)7、ADC0809的采樣把握電路的實(shí)現(xiàn)(《EDA技術(shù)有用教程—VerilogHDL版〔第四版〕》P286)〔第五版〕》P278)一、試驗(yàn)?zāi)康模簩W(xué)習(xí)用狀態(tài)機(jī)對(duì)A/D轉(zhuǎn)換器ADC0809的采樣把握電路的實(shí)現(xiàn)。二、試驗(yàn)原理和試驗(yàn)步驟：試驗(yàn)原理：ADC0809是CMOS8A/D88個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。ADC08098100μs8路多路開(kāi)關(guān)，輸出有三態(tài)緩沖器把握，單5V電源供電。7-1ADC0809工作時(shí)序7-1所示，START7-1ADC0809工作時(shí)序3位通道選擇地址〔ADDC，ADDB，ADDA〕信號(hào)的鎖存信號(hào)。當(dāng)模擬量送到某一輸入端〔如IN1或IN2等，由3位地址信號(hào)選擇，而地址信號(hào)由ALEEOC是轉(zhuǎn)換狀況狀態(tài)信號(hào)〔類(lèi)似于AD574的STATUS〕,100us后，EOC產(chǎn)生一個(gè)負(fù)脈沖，以示轉(zhuǎn)換完畢；在EOC的上升沿后，假設(shè)輸出訪能信號(hào)OE為高電平，則把握翻開(kāi)三態(tài)緩沖器，8位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線。至此ADC0809的一次轉(zhuǎn)換完畢。試驗(yàn)內(nèi)容：〔1〕利用QuartusII8-2進(jìn)展文本編輯輸入和仿真測(cè)試；給出仿真波形。最終進(jìn)展引腳鎖定并進(jìn)展測(cè)試，硬件驗(yàn)證例8-2電路對(duì)ADC0809的把握功能。7-2采樣狀態(tài)機(jī)構(gòu)造框圖引腳鎖定狀況：先用141中“17”和“8”相連，具體管腳鎖定狀況見(jiàn)“17”和“8”處兩邊已標(biāo)出。程序設(shè)計(jì)中ADDA、ADDB均需賦0。試驗(yàn)板上的ENABLE即程序中的EOC。兩個(gè)數(shù)碼管顯示Q輸出，選擇模式5的數(shù)碼管1、2或數(shù)碼管8、7，不要選擇中間的，因中間數(shù)碼管的局部引腳已被ADC0809使用〔試驗(yàn)板沒(méi)有從ADC0809 D[7：0]連接的數(shù)碼管〕〔2〕在不轉(zhuǎn)變?cè)a功能的條件下將課本例8-2表達(dá)成用狀態(tài)碼直接輸出型的狀態(tài)機(jī)。三、思考題：利用課本8.7節(jié)介紹的多種方法設(shè)計(jì)安全牢靠地狀態(tài)機(jī)，并對(duì)這些方法作比較，總結(jié)安全狀態(tài)機(jī)設(shè)計(jì)的閱歷。四、試驗(yàn)報(bào)告要求：具體寫(xiě)出ADC0809的采樣把握電路的工作原理；給出ADC0809的采樣把握的程序代碼及程序分析；給出仿真波形并對(duì)仿真波形進(jìn)展分析；給出硬件測(cè)試結(jié)果試驗(yàn)8、正弦信號(hào)發(fā)生器設(shè)計(jì)〔見(jiàn)教材〔第四版〕p220 6-2正弦信號(hào)發(fā)生器設(shè)計(jì)；〔第五版〕p194 7-2正弦信號(hào)發(fā)生器設(shè)計(jì)〕一、試驗(yàn)?zāi)康模簩W(xué)習(xí)用VerilogHDL設(shè)計(jì)波形發(fā)生器和掃頻信號(hào)發(fā)生器；FPGA對(duì)D/A的接口和把握技術(shù)；學(xué)會(huì)LPM_ROM在波形發(fā)生器設(shè)計(jì)中的有用方法。二、試驗(yàn)原理和試驗(yàn)步驟：8-1波形發(fā)生與掃頻信號(hào)發(fā)生器電路構(gòu)造圖試驗(yàn)原理：8-14局部組成：首先是FPGA中的波形發(fā)生器把握電路，它通過(guò)外來(lái)把握信號(hào)和高速時(shí)鐘信號(hào)，向波形數(shù)據(jù)ROM發(fā)出地址信號(hào)，輸出波形的頻率由發(fā)出的地址信號(hào)的速度打算；當(dāng)以固定頻率掃輸出波形為掃頻信號(hào)。波形數(shù)據(jù)ROM中存有發(fā)生器的波形數(shù)據(jù)，如正弦波或三角波數(shù)據(jù)。當(dāng)承受來(lái)自FPGA從而使D/AROM可以由多種方式實(shí)現(xiàn)，如在FPGA外面外接一般ROM；由規(guī)律方式在FPGA中實(shí)現(xiàn)；或由FPGA中的EAB模塊擔(dān)當(dāng)，LPM_ROM12種方式容3種方式則兼顧了兩方面的因素。D/A轉(zhuǎn)換器負(fù)責(zé)將ROM輸出的數(shù)據(jù)轉(zhuǎn)換成模擬信號(hào)，經(jīng)濾波電路后輸出。輸出波形的頻率上限與D/A器件的轉(zhuǎn)換速度有重要關(guān)系，本例承受DAC0832器件。DAC08328位D/A1μs，其引腳信號(hào)以及與FPGA目標(biāo)器件典5圖所示。其參考電壓與＋5V工作電壓相接〔有用電路應(yīng)接周密基準(zhǔn)電壓。DAC0832的引腳功能簡(jiǎn)述如下：ILE〔PIN19：數(shù)據(jù)鎖存允許信號(hào)，高電平有效，系統(tǒng)板上已直接連在＋5V上。WR1、WR2〔PIN2、18：寫(xiě)信號(hào)1、2，低電平有效。XFER(PIN17)：數(shù)據(jù)傳送把握信號(hào)，低電平有效。VREF〔PIN8：基準(zhǔn)電壓，可正可負(fù)，－10V～＋10VRFB〔PIN9：反響電阻端。IOUT1/IOUT2(PIN11、12)：電流輸出端。D/A轉(zhuǎn)換量是以電流形式輸出的，所以必需照試驗(yàn)構(gòu)造圖NO.5C所示連接方式將電流信號(hào)變?yōu)殡妷盒盘?hào)。AGND/DGN〔PIN310：模擬地與數(shù)字地。在高速狀況下，此二GND地的連接線必需盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。正弦波波型數(shù)據(jù)由64個(gè)點(diǎn)構(gòu)成，此數(shù)據(jù)經(jīng)DAC0832，并經(jīng)濾波器后，可在示波器上觀看到光滑的正弦波(假設(shè)接周密基準(zhǔn)電壓，可得到更為清楚的正弦波形)。試驗(yàn)步驟：利用《EDA技術(shù)有用教程》p2006.4.3介紹的方法，定制波形數(shù)據(jù)ROM，并完成mif數(shù)據(jù)文件的編輯。必要時(shí)增加波形點(diǎn)數(shù)，以利低頻輸出時(shí)，仍保持良好波形。波形數(shù)據(jù)可由其它方式自動(dòng)生成，完成波形發(fā)生器和掃頻信號(hào)源的設(shè)計(jì)，仿真測(cè)試及試驗(yàn)系統(tǒng)上的硬件測(cè)試。101GW48-PK47147”和“14”處已標(biāo)出，接上USB電源和±12V電源〔左上角高壓開(kāi)關(guān)翻開(kāi)，四周led燈亮即表示翻開(kāi)，尋常不要翻開(kāi)高壓，時(shí)鐘接50MHDAC輸出接示波器，下載設(shè)計(jì)。依據(jù)課本p206，圖6-49所示，用原理圖方法設(shè)計(jì)正弦信號(hào)發(fā)生器，硬件實(shí)現(xiàn)時(shí)可以通過(guò)SignalTapII〔選做〕三、思考題：CLK50MHz，ROM128個(gè)，150KHz，0832是否能適應(yīng)此項(xiàng)工作？為什么？〔下面要求均針對(duì)波形數(shù)據(jù)放在內(nèi)部ROM中的程序設(shè)計(jì)〕作出本項(xiàng)試驗(yàn)設(shè)計(jì)的完整電路圖，具體說(shuō)明其工作原理，給出程序代碼及程序分析；給仿真波形并對(duì)其進(jìn)展分析具體表達(dá)基于LPM_ROM的VerilogHDL電路設(shè)計(jì)的具體內(nèi)容、仿真波形和分析測(cè)試、試驗(yàn)內(nèi)容。具體表達(dá)硬件試驗(yàn)過(guò)程和試驗(yàn)結(jié)果分析。試驗(yàn)9、用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器《EDA技術(shù)有用教程—VerilogHDL版〔第四版〕》P246；〔第五版〕P238)一、試驗(yàn)?zāi)康模浩溥M(jìn)展仿真和硬件測(cè)試。二、試驗(yàn)原理與步驟1、試驗(yàn)原理：數(shù)字相關(guān)器用于檢測(cè)等長(zhǎng)度的兩個(gè)數(shù)字序列間相等的位數(shù)，實(shí)現(xiàn)序列間的相關(guān)運(yùn)算。10表示數(shù)據(jù)位一樣；異或?yàn)?表示數(shù)據(jù)位不同。多位數(shù)字相關(guān)器可以由多個(gè)一位相關(guān)器構(gòu)成，如N位的數(shù)字相關(guān)器由N個(gè)異或門(mén)和N1位相關(guān)結(jié)果統(tǒng)計(jì)電路構(gòu)成。2、試驗(yàn)步驟：〔1〕依據(jù)上述原理設(shè)計(jì)一個(gè)并行4位數(shù)字相關(guān)器。提示：利用CASE41位相關(guān)結(jié)果的統(tǒng)計(jì)，其樣例程序如下：modulexiangguan(a,b,c);input[3:0]a,b;output[2:0]c;reg[2:0]c;always@(a,b)begina[3..0]b[3..0]4位相關(guān)器3a[3..0]b[3..0]4位相關(guān)器3＋a[7..4]b[7..4]44位相關(guān)器3＋a[11..8]b[11..8]5c[15..0]4位相關(guān)器3＋a[15..12]b[15..12]44位相關(guān)器34”b0001,4”b0010,4”b0100,4”b1000:c=3”d3;4”b0011,4”b0101,4”b1001,4”b0110,4”b1010,4”b1100:c=3”d2;4”b0111,4”b1011,4”b1101,4”b1110:c=3”d1;4”b1111:c=3”d0;default:c=3”d0;endcaseendendmodule利用試驗(yàn)步驟(1)416位數(shù)字相關(guān)器。使用QuartusII估量最大延時(shí)，并計(jì)算可能運(yùn)行頻率。在試驗(yàn)步驟(1)的根底上，利用設(shè)計(jì)完成的416位數(shù)字相關(guān)器，9-1，并利用QuartusII計(jì)算運(yùn)行速度。9-116位相關(guān)器構(gòu)造(4)試驗(yàn)步驟〔3〕的163級(jí)組合規(guī)律實(shí)現(xiàn)的，在實(shí)際使用時(shí)，對(duì)其EDA技術(shù)有用教程》中第11章優(yōu)化和時(shí)序分析的有關(guān)內(nèi)容進(jìn)展設(shè)計(jì)。注：假設(shè)使用經(jīng)典時(shí)序分析，需首先在setting中設(shè)置，由于軟件默認(rèn)是使用TimeQuest進(jìn)展時(shí)序分析。如何使用TimeQuest進(jìn)展時(shí)序分析，見(jiàn)相關(guān)PPt。五、思考題：考慮承受流水線后的運(yùn)行速度與時(shí)鐘clock的關(guān)系，測(cè)定輸出與輸入的總延遲。假設(shè)輸入序列是串行化的，數(shù)字相關(guān)器的構(gòu)造如何設(shè)計(jì)？如何利用流水線技術(shù)提高其運(yùn)行速度？四、試驗(yàn)報(bào)告要求：1、具體表達(dá)數(shù)字相關(guān)器的設(shè)計(jì)原理；2、具體給出各試驗(yàn)步驟的原理圖、工作原理、程序設(shè)計(jì)、電路的仿真波形圖和波形分析；3、具體表達(dá)硬件試驗(yàn)過(guò)程和試驗(yàn)結(jié)果分析。10、循環(huán)冗余〔CRC〕模塊設(shè)計(jì)一、試驗(yàn)?zāi)康模涸O(shè)計(jì)一個(gè)在數(shù)字傳輸中常用的校驗(yàn)、糾錯(cuò)模塊：循環(huán)冗余校驗(yàn)CRC模塊，學(xué)習(xí)使用FPGA器件完成數(shù)據(jù)傳輸中的過(guò)失把握。二、試驗(yàn)原理和試驗(yàn)步驟：1、試驗(yàn)原理：CRC即CyclicRedundancyCheck經(jīng)過(guò)CRC方式編碼的串行發(fā)送序列碼，可稱(chēng)為CRC碼，共由兩局部構(gòu)成：k位有效信息數(shù)據(jù)和r位CRCr位CRC校驗(yàn)碼是通過(guò)k位有效信息序列被一個(gè)事先選擇的r+1位“生成多項(xiàng)式”相“除”〔r位余數(shù)即是CRC校驗(yàn)碼“2運(yùn)算”CRC校驗(yàn)碼一般在有效信息發(fā)送時(shí)產(chǎn)生，拼接在有效信息后被發(fā)送；在接收端，CRC碼用同樣的生成多項(xiàng)式相除，除盡表示無(wú)誤，棄掉rCRC校驗(yàn)碼，接收有效信息；反之，則表示傳輸出錯(cuò)，糾錯(cuò)或懇求重發(fā)。125CRC校驗(yàn)碼發(fā)送、接收，由兩個(gè)模塊構(gòu)成，CRC校驗(yàn)生成模塊〔發(fā)送〕和CRC校驗(yàn)檢錯(cuò)模塊〔接收，承受輸入、輸出都為并行的CRC10-1CRC模塊端口數(shù)據(jù)說(shuō)明如下：datafinidatafinisdatadataldCRC校驗(yàn)生成模塊datacrchsenddatacrchrecvCRC校驗(yàn)檢錯(cuò)模塊rdataerrorclkclk圖10-1 CRC模塊sdata：12位的待發(fā)送信息datald：sdata的裝載信號(hào)datacrc：附加上5位CRC校驗(yàn)碼的17位CRC碼，在生成模塊被發(fā)送，在接收模塊被接收。clk：時(shí)鐘信號(hào)rdata：接收模塊〔檢錯(cuò)模塊〕接收的12位有效信息數(shù)據(jù)hsend、hrecv：生成、檢錯(cuò)模塊的握手信號(hào)，協(xié)調(diào)相互之間關(guān)系error：誤碼警告信號(hào)datafini：數(shù)據(jù)接收校驗(yàn)完成承受的CRC生成多項(xiàng)式為X5+X4+X2+1512位。2、試驗(yàn)步驟：編譯以上例如文件，給出仿真波形。crcmCRC校驗(yàn)生成模塊和CRC校驗(yàn)查錯(cuò)EDA試驗(yàn)系統(tǒng)上的FPGA目標(biāo)器件中實(shí)現(xiàn)。三、思考題假設(shè)輸入數(shù)據(jù)、輸出CRC碼都是串行的，設(shè)計(jì)該如何實(shí)現(xiàn)〔提示：承受LFS。8個(gè)時(shí)鐘周期才能完成一次CRCclk周期內(nèi)完成。四、試驗(yàn)報(bào)告：具體表達(dá)CRC校驗(yàn)的工作原理；給出程序設(shè)計(jì)、程序分析；給出仿真波形并分析；硬件測(cè)試和具體試驗(yàn)過(guò)程。11數(shù)字鐘一、試驗(yàn)?zāi)康呐c要求：1、試驗(yàn)?zāi)康模哼M(jìn)一步把握用VerilogHDL語(yǔ)言編寫(xiě)任意進(jìn)制計(jì)數(shù)器的方法，通過(guò)本次試驗(yàn)要充分生疏到，頂層構(gòu)造的設(shè)計(jì)和優(yōu)化在綜合設(shè)計(jì)中的重要性。2GW48試驗(yàn)箱上實(shí)現(xiàn)。具體要求如下：計(jì)時(shí)可選十二進(jìn)制計(jì)時(shí)和二十四進(jìn)制計(jì)時(shí)；可手動(dòng)校時(shí)，能分別進(jìn)展時(shí)、分的校正；1用按鍵提前終止鬧鈴；帶秒表功能；〔選做〕帶日歷顯示，可顯示月、日等?！策x做〕二、試驗(yàn)根本原理與功能：根本原理：數(shù)字鐘秒到分、分到時(shí)均為60進(jìn)制，利用VerilogHDL編寫(xiě)模60的計(jì)數(shù)器，秒模塊的CLK好是分模塊的CLK。分模塊的進(jìn)位作為時(shí)模塊的CLK。時(shí)模塊為24進(jìn)制。上的按鍵產(chǎn)生的單脈沖，從而實(shí)現(xiàn)調(diào)整時(shí)間的功能。鬧鈴時(shí)間與當(dāng)前時(shí)間要共用數(shù)碼管的方式顯示現(xiàn)。鬧鈴實(shí)現(xiàn)可承受比較計(jì)時(shí)模塊輸出與鬧鐘設(shè)定輸出完全相等時(shí)發(fā)聲。三、試驗(yàn)主要技術(shù)指標(biāo)：1、能夠用數(shù)碼管顯示當(dāng)前時(shí)間的時(shí)、分、秒?！矔r(shí)承受24小時(shí)制〕2、能夠通過(guò)按鍵調(diào)整時(shí)鐘的時(shí)、分。3、能夠設(shè)定鬧鈴時(shí)間。鬧鈴時(shí)間到，有聲音提示。4、鬧鈴時(shí)間與當(dāng)前時(shí)間要共用數(shù)碼管的方式顯示，并能用按鍵來(lái)切換。四、