基于FPGA的lcd字符顯示電子鐘設計

信息工程學院電子信息系專業(yè)實訓報告基于FPGA的lcd字符顯示電子鐘設計 專業(yè)班級： 學號： 姓名： 指導教師： 基于FPGA的lcd字符顯示電子鐘設計1.實訓目的： 1.1了解Spartan-3E開發(fā)板。 1.2掌握LCD的構(gòu)成、原理與設計方法。 1.3掌握使用verilog HDL語言。 1.4了解FPGA的知識點和技術操作。 1.5熟悉ISE開發(fā)環(huán)境，掌握工程建立。2.實訓時間、地點： 2.1時間：2014年6月15日2014年6月29日 2.2地點：內(nèi)蒙古科技大學FPGA技術應用實驗室3. 實訓內(nèi)容 3.1選題背景 本節(jié)將從FPGA嵌入式應用開發(fā)技術與數(shù)字鐘技術發(fā)展的客觀實際出發(fā)，通過對該技術發(fā)展狀況的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設計數(shù)字鐘的設計與實現(xiàn)的必要性。3.2 FPGA簡介 3.2.1 FPGA概述FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應的CPLD是復雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設計一個數(shù)字系統(tǒng)。通過軟件仿真可以事先驗證設計的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時修改設計而不必改動硬件電路。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設計時間，減少PCB面積，提高系統(tǒng)的可靠性。這些優(yōu)點使得CPLA/FPGA技術在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言HDL的進步。 3.2.2 FPGA系統(tǒng)設計流程一般說來，一個比較大的完整的項目應該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是TOP DOWN（自頂向下）的設計方法。目前這種高層次的設計方法已被廣泛采用。高層次設計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設計的工作流程如圖2-2所示。系統(tǒng)劃分編譯器代碼級功能仿真綜合器適配前時序仿真適配器CPLD/FPGA實現(xiàn)適配后仿真模型適配后時序仿真適配報告ASIC實現(xiàn)VHDL代碼或圖形方式輸入仿真綜合庫器件編程文件圖2-2 CPLD/FPGA系統(tǒng)設計流程流程說明：1.工程師按照“自頂向下”的設計方法進行系統(tǒng)劃分。2.輸入VHDL代碼，這是設計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。3.將以上的設計輸入編譯成標準的VHDL文件。4.進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設計的正確性。這一步驟適用于大型設計，因為對于大型設計來說，在綜合前對源代碼仿真，就可以大大減少設計重復的次數(shù)和時間。一般情況下，這一仿真步驟可略去。5.利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關鍵步驟。綜合優(yōu)化是針對ASIC芯片供應商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應的廠家綜合庫的支持下才能完成。6.利用產(chǎn)生的網(wǎng)絡表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設計，也可略去這一步驟。7.利用適配器將綜合后的網(wǎng)絡表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。8.在適配完成后，產(chǎn)生多項設計結(jié)果：（a）適配報告，包括芯片內(nèi)部資源利用情況，設計的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預期未來芯片的實際性能。如果仿真結(jié)果達不到設計要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設計要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。 3.3 基于spartan 3e 開發(fā)板的lcd1602原理 LCD1602，根據(jù)名稱可以知道，就是能顯示2行，每行16個字符的液晶，只能顯示字母，數(shù)字和符號等字符，不能顯示漢字，圖片。如下圖：實驗板顯著的特征是2線16字符液晶顯示器LCD。盡管LCD支持8位的數(shù)據(jù)接口，為了與其它的XILINX的開發(fā)板保持兼容并且盡可能減少針腳數(shù)，F(xiàn)PGA僅通過4位的數(shù)據(jù)接口線控制LCD，如圖Spartan 3e控制器有三個內(nèi)部存儲空間，每個都有專門用途。送數(shù)據(jù)給這些空間之前必須初始化。(1) DD RAM 顯示數(shù)據(jù)RAM 存儲字符編碼(2) CG ROM 字符產(chǎn)生器ROM 包括每個事先定好的字符的字體位圖(3) CG RAM 字符產(chǎn)生器RAM 提供空間給八位的自定義字符位圖附圖：8位自定義字符圖 3.4verilog HDL語言程序的編寫（1）程序開頭編寫，定義module lcd(clk_50,lcd_data,lcd_rw,lcd_rs,lcd_en,rst);input clk_50,rst;output 3:0 lcd_data;output lcd_rw,lcd_rs,lcd_en;reg 3:0 lcd_data;reg lcd_rs;reg lcd_en;reg clk_1k=1b0;reg 20:0 counter=0;reg 10:0 counter1=0;reg 24:0 count;reg 3:0 state;reg 24:0 speed;reg 5:0j=0;reg 5:0k=0;reg 5:0num=0;assign lcd_rw=0;（2） LCD字符顯示第一行位置設置 0x80 19:begin lcd_data=4h8; lcd_rs=1b0; lcd_en=1b1; end 21:begin lcd_data=4h0; lcd_rs=1b0; lcd_en=1b1; End （3）初始化語句，寫入數(shù)據(jù)“Hello Everyone” 23:begin lcd_data=4h5; lcd_rs=1b1; lcd_en=1b1; end 25:begin lcd_data=4h4; lcd_rs=1b1; lcd_en=1b1; end 27:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 29:begin lcd_data=4h8; lcd_rs=1b1; lcd_en=1b1; end 31:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 33:begin lcd_data=4h5; lcd_rs=1b1; lcd_en=1b1; end 35:begin lcd_data=4h2; lcd_rs=1b1; lcd_en=1b1; end 37:begin lcd_data=4h0; lcd_rs=1b1; lcd_en=1b1; end 39:begin lcd_data=4h5; lcd_rs=1b1; lcd_en=1b1; end 41:begin lcd_data=4h4; lcd_rs=1b1; lcd_en=1b1; end 43:begin lcd_data=4h7; lcd_rs=1b1; lcd_en=1b1; end 45:begin lcd_data=4h2; lcd_rs=1b1; lcd_en=1b1; end 47:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 49:begin lcd_data=4h1; lcd_rs=1b1; lcd_en=1b1; end 51:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 53:begin lcd_data=4he; lcd_rs=1b1; lcd_en=1b1; end 55:begin lcd_data=4h7; lcd_rs=1b1; lcd_en=1b1; end 57:begin lcd_data=4h3; lcd_rs=1b1; lcd_en=1b1; end 59:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 61:begin lcd_data=4hd; lcd_rs=1b1; lcd_en=1b1; end 63:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 65:begin lcd_data=4h9; lcd_rs=1b1; lcd_en=1b1; end 67:begin lcd_data=4h7; lcd_rs=1b1; lcd_en=1b1; end 69:begin lcd_data=4h3; lcd_rs=1b1; lcd_en=1b1; end 71:begin lcd_data=4h7; lcd_rs=1b1; lcd_en=1b1; end 73:begin lcd_data=4h3; lcd_rs=1b1; lcd_en=1b1; end 75:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 77:begin lcd_data=4h9; lcd_rs=1b1; lcd_en=1b1; end 79:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 81:begin lcd_data=4hf; lcd_rs=1b1; lcd_en=1b1; end 83:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 85:begin lcd_data=4he; lcd_rs=1b1; lcd_en=1b1; end （4）更改lcd顯示地址到第二行，寫入指令時RS=0寫入數(shù)據(jù)時RS=1。 87:begin lcd_data=4hc; lcd_rs=1b0; lcd_en=1b1; end 89:begin lcd_data=4h0; lcd_rs=1b0; lcd_en=1b1; end （5）開始輸出時鐘，數(shù)據(jù)顯示執(zhí)行，完成第一行后進行時鐘不斷更新。 default:lcd_en=1b0; endcase end else counter1=86; end 3.2設計內(nèi)容及思路開始 Lcd初始化延時設置第一行顯示位置設置第一行顯示內(nèi)容顯示第一行內(nèi)容設置第二行顯示位置設置時鐘顯示時鐘內(nèi)容實訓總結(jié)：為期兩周的實訓結(jié)束了，在這兩周中我受益匪。我順利完成了LCD字符顯示，電子鐘的實現(xiàn)。掌握FPGA大規(guī)模集成電路相關技術是電子信息類專業(yè)學生，工程技術人員所必備的基本能力和技能。 經(jīng)過完善，模擬運行后下載到實驗箱上進行實際運行。這雖然只是一次實訓,但我們卻獲得了很多,這個軟件我們接觸不久，應用的不是很熟練，實驗中間遇到了種種的困難，可是我們通過自己的努力，圖書館和互聯(lián)網(wǎng)查閱相關資料，一步步慢慢的去解決，最后實驗成功了。這次實驗后我更懂的了一個道理,就是做什么事情自己必須提前準備 ,提前思考,這讓我的動手能力得到了提高。我還希望下次還有這樣的機會來鍛煉自己。在這次實訓中，我的專業(yè)知識水平也取得一定的進步。然后我要感謝我的同學們，在我制作報告的過程中同學們?yōu)槲姨岢隽藢氋F的意見，而且對于我不會的地方幫我演示，使我的報告得以順利的完成，而且在我對程序有不明白的地方時耐心地為我講解，所以我真誠的對他們表示感謝。參考文獻：1 楊剛，龍海燕.現(xiàn)代電子技術VHDL與數(shù)字系統(tǒng)設