基于NanoTime的模擬IP時(shí)序驗(yàn)證和模型提取

基于NanoTime的模擬IP時(shí)序驗(yàn)證和模型提取

AnalogandMixed-signalIPs’sign-offandaccuratetiminglibrarygenerationhavebeenlongtimebottleneck.Astheprocessgeometriesshrinkto65,40and28-nanometers,somanynanometereffectsimpacttiming.Theavailabletimingmarginsarediminished.Itbecomesnecessarytogenerateaccurateandfunctionaltimingmodelsfortheanalogandmixed-signalIPstobeabletoaccuratelyintegrateintoSOCdesignflow.ThispaperintroducedanalogIPtimingvalidationandLibraryextractionusingNanoTime.Thedescriptionbasedononeofourkeymixed-signalSOCprojectwith65nmtechnology.TheNanoTimehierarchicalflowofSTA/ETMandtheseamlessinteractionwithPrimeTimehasbeenadopted.Byimprovingthetimingmodelaccuracyandfunctionality,timingmarginsbecomemorerealisticandtimingconvergencebecomeslesscomplex.Theaccuracyofthegeneratedtiminglibrariesisacceptablewithprovedwithin5%correlationcomparingwithdynamicsimulationresultsofgoldenHSPICE.KeyWords:AnalogIP,Tx-STA,ETM,TimingLibrary,NanoTime,PrimeTime摘要模擬和混合信號(hào)IP的簽核及完整可信時(shí)序模型的提取一直是業(yè)界難題。隨著半導(dǎo)體工藝特征尺寸縮小到65nm、40nm及28nm，納米效應(yīng)對(duì)電路時(shí)序的影響已經(jīng)不可忽視。電路設(shè)計(jì)時(shí)的時(shí)序裕量越來越小。產(chǎn)生精確和功能完善的IP時(shí)序模型對(duì)于SOC設(shè)計(jì)流程順利精確的進(jìn)行變得至關(guān)重要。本文主要介紹了使用NanoTime對(duì)模擬和混合信號(hào)IP進(jìn)行晶體管級(jí)的時(shí)序分析（TX-STA）和時(shí)序模型的提?。‥TM），以及NanoTime與PrimeTime無縫對(duì)接實(shí)現(xiàn)SOC全芯片TimingSign-off的流程。本文以基于65nm工藝的一個(gè)大規(guī)模混合信號(hào)SOC關(guān)鍵項(xiàng)目為實(shí)例。SOC設(shè)計(jì)流程通過優(yōu)化模擬IP時(shí)序模型的功能和精度，時(shí)序裕量可以變得寬松因而時(shí)序收斂不再那么耗時(shí)耗力。這樣可以大大降低項(xiàng)目開發(fā)的風(fēng)險(xiǎn)。經(jīng)過與HSPICE動(dòng)態(tài)仿真的結(jié)果對(duì)比，NanoTime提取的時(shí)序模型精度是可以接收的，兩者偏差在5%以內(nèi)。關(guān)鍵字：模擬IP,晶體管級(jí)STA,ETM,時(shí)序模型,NanoTime,PrimeTime1.傳統(tǒng)模擬IP交付方式面臨的挑戰(zhàn)在傳統(tǒng)的模擬IP集成進(jìn)數(shù)字系統(tǒng)的項(xiàng)目中，通常采用接口時(shí)序過約束，甚至忽略某些時(shí)序路徑的方式來進(jìn)行時(shí)序收斂，前者因?yàn)檫^設(shè)計(jì)在面對(duì)更高性能要求時(shí)顯得無能為力，而后者（或其他對(duì)模擬模塊基本信息的不當(dāng)描述）則會(huì)造成明顯的集成風(fēng)險(xiǎn)。同時(shí)上述的IP集成方式通常會(huì)占據(jù)數(shù)字和模擬工程師大量的時(shí)間進(jìn)行接口時(shí)序的討論，對(duì)接口時(shí)序的理解不一致還常常會(huì)造成IP交付過程的迭代，結(jié)果影響整個(gè)項(xiàng)目的開發(fā)進(jìn)度。本文基于一款65nmCMOS工藝的大規(guī)模Mixed-signalSOC（SystemOnChip）芯片的設(shè)計(jì)流程。該芯片采用并行高速接口與對(duì)接芯片進(jìn)行數(shù)據(jù)通信，接口速率超過800Mbps，接口數(shù)據(jù)位寬超過30bit。由于并行接口數(shù)目眾多，電路功能復(fù)雜造成整個(gè)電路規(guī)模很大；深亞微米器件顯著的二階效應(yīng)、較長(zhǎng)的并行數(shù)據(jù)/時(shí)鐘傳播路徑引起的時(shí)序不確定性增加；高速的數(shù)模接口數(shù)據(jù)速率造成該項(xiàng)目的時(shí)序十分緊張。與幾乎所有項(xiàng)目都會(huì)遇到的問題一樣，芯片的開發(fā)周期十分緊迫。因此我們需要在短期內(nèi)開發(fā)整個(gè)模擬IP模塊具有完整IP功能端口信息和各種PVT條件下準(zhǔn)確的數(shù)模接口時(shí)序信息的Libertylibraries文件，以便數(shù)字流程可以精確的實(shí)現(xiàn)全芯片的STA簽核(sign-off)且數(shù)字后端(Place&Routing)能夠快速，準(zhǔn)確的完成模擬IP集成，并將IP集成風(fēng)險(xiǎn)降到最低。經(jīng)過細(xì)致的咨詢與評(píng)估，我們選擇了Synopsys的NanoTime來應(yīng)對(duì)和解決以上挑戰(zhàn)。2.NanoTime工具應(yīng)用及其基本流程介紹2.1NanoTime應(yīng)用場(chǎng)景介紹NanoTime是Synopsys公司新一代的晶體管級(jí)靜態(tài)時(shí)序分析工具。它集對(duì)晶體管級(jí)全定制模塊電路完整的靜態(tài)時(shí)序驗(yàn)證（包括SI分析）和產(chǎn)生該模塊電路.lib文件等強(qiáng)大功能于一身。通過自動(dòng)生成合乎Liberty語法規(guī)范格式的timinglibrary文件，IP設(shè)計(jì)用戶可以根據(jù)應(yīng)用實(shí)際情況自由的設(shè)置輸入端口信號(hào)transition和輸出端口負(fù)載。根據(jù)設(shè)置值在lib文件中查表即可獲取該模塊內(nèi)部準(zhǔn)確的時(shí)序信息以完成IP集成后的時(shí)序檢查。NanoTime定位于全定制數(shù)字邏輯電路的靜態(tài)時(shí)序分析和timinglibrary生成，因此其擁有強(qiáng)大的邏輯電路拓?fù)渥R(shí)別能力，可自動(dòng)識(shí)別諸如：inverter、mux、xor、nand、nor、clockgate、turnoff、cross_coupled、latch、precharge、feedback、weak_pullup等大多數(shù)常見的電路結(jié)構(gòu)，對(duì)于部分復(fù)雜的電路如latch、ram、flip-flop，可以借助某些命令加以識(shí)別，例如mark_latch、mark_flip_flop、mark_register_file等。在識(shí)別這些邏輯電路并設(shè)置了時(shí)序約束和工作條件后，NanoTime會(huì)提取所有的數(shù)據(jù)和時(shí)鐘路徑的延遲信息（tracepath）并會(huì)根據(jù)客戶設(shè)置的時(shí)序約束（constrain）對(duì)內(nèi)部的時(shí)序電路如，latch、DFF等進(jìn)行setup/hold，recovery/remove等檢查。圖1NanoTime的基本功能復(fù)雜模擬電路拓?fù)浣Y(jié)構(gòu)的工具自動(dòng)識(shí)別和靜態(tài)時(shí)序分析仍是業(yè)界難題。純粹的復(fù)雜模擬電路內(nèi)部的時(shí)序信息暫時(shí)還無法通過NanoTime的提取出現(xiàn)在生成的*.lib/*.db文件中，但是對(duì)于一個(gè)mixed-signalSOC項(xiàng)目中模擬和混合信號(hào)IP集成流程所必須的*.lib文件需求來說，這種限制并非一個(gè)不能解決的問題。在本文下面的章節(jié)中將結(jié)合我們的項(xiàng)目實(shí)例介紹如果通過合理劃分模擬和混合信號(hào)IP中的數(shù)模接口電路、選擇合理的時(shí)鐘參考點(diǎn)等方式來進(jìn)行整個(gè)IP的晶體管級(jí)STA分析（TimingValidation）以及產(chǎn)生對(duì)應(yīng)的timinglibrary（ETM）。2.2NanoTime的基本流程一個(gè)完整的電路模塊時(shí)序分析和模型提取流程如圖2所示，它包含一系列的階段：模塊電路網(wǎng)表生成和讀取階段，電路時(shí)鐘傳播和拓?fù)渥R(shí)別階段，時(shí)序約束階段，時(shí)序路徑提取和仿真階段，時(shí)序報(bào)告分析階段和.lib文件生成階段。NanoTime提供一個(gè)基于Tcl的操作界面進(jìn)行命令輸入、腳本編寫和結(jié)果查看。其命令和操作方式與PrimeTime一致。圖2NanoTime時(shí)序分析和Timingmodel提取流程需要說明的是以上的各個(gè)階段必須以一定的順序進(jìn)行，只有前一階段成功的完成（在NanoTime中通常以命令執(zhí)行后返回值為1表示），下一階段才能夠開始，但在一個(gè)特定的階段內(nèi)部，tcl語句的前后順序并無特殊要求。在圖2中以橢圓形框圖表示NanoTime分析流程中的各個(gè)階段，以菱形框圖表示一個(gè)完整分析流程中必須要通過的關(guān)鍵命令，而矩形框中則提供了一些當(dāng)上述關(guān)鍵命令不能通過時(shí)的debug思路。NanoTime支持兩種分析流程，F(xiàn)lattenAnalysisflow和HierarchicalAnalysisflow，前者會(huì)將輸入的網(wǎng)表“打平”，會(huì)對(duì)網(wǎng)表中所有時(shí)序路徑上的器件進(jìn)行仿真，因而相對(duì)耗時(shí)較多，比較適合用于較小的底層模塊的時(shí)序分析和lib生成。根據(jù)我們的經(jīng)驗(yàn)，當(dāng)我們需要對(duì)一個(gè)大的模擬IP進(jìn)行數(shù)?；旌霞蓵r(shí)序分析時(shí)，建議采用HierarchicalAnalysisflow，這樣能帶來以下好處：1）可以大大減少整個(gè)流程中debug工作量：底層電路由于規(guī)模較小，其時(shí)序收斂和lib文件生成流程中錯(cuò)誤相對(duì)容易找到根因并解決，在NanoTime中調(diào)用底層電路模塊的.lib/.db進(jìn)行頂層電路的時(shí)序分析和頂層電路.lib文件生成的整個(gè)流程會(huì)通暢很多。2）可以大大減少拓?fù)浞治?、寄生參?shù)反標(biāo)、時(shí)序仿真等步驟所耗費(fèi)的時(shí)間：例如，若整個(gè)IP中調(diào)用了10000個(gè)相同的flip-flop，如果采用Flatten分析流程會(huì)對(duì)這一萬個(gè)flip-flop都進(jìn)行拓?fù)渥R(shí)別，進(jìn)行1萬次的內(nèi)部時(shí)序的仿真計(jì)算，同時(shí)進(jìn)行寄生參數(shù)反標(biāo)的寄生參數(shù)網(wǎng)表（spf/dspf/spef）也會(huì)很大導(dǎo)致寄生參數(shù)的提取和反標(biāo)時(shí)間非常長(zhǎng)。因而我們?cè)谶M(jìn)行混合信號(hào)SOC芯片大的Mixed-signalIP集成時(shí)序分析和*.lib文件生成時(shí)，選擇HierarchicalAnalysisflow來加快時(shí)序收斂，減少項(xiàng)目開發(fā)周期。NanoTime的HierarchicalAnalysisflow可以跟PrimeTime無縫鏈接，如圖3所示。Top-down（PrimeTimeSDCConstraintstoNanoTime）和Bottom-up(NanoTimeExportModeltoPrimeTime)相結(jié)合的流程實(shí)現(xiàn)了定制IP在SOC芯片中的精確集成。圖3NanoTime與PrimeTime的無縫鏈接流程3.使用NanoTimeHierarchicalAnalysisflow進(jìn)行模擬IP時(shí)序分析和*.lib提取進(jìn)行Hierarchical分析的基本流程如圖4所示，NanoTime采用tcl-based-shell進(jìn)行腳本輸入。圖4NanoTimeHierarchicalAnalysisflow首先設(shè)置NanoTime的網(wǎng)表讀入路徑，在該路徑下需要存放設(shè)計(jì)網(wǎng)表、底層模塊的.db文件，晶體管的model文件等，并使用命令讀入這些文件，例如setsearch_path{./designs./basic_blocks}setlibrary_path{./spice_models}read_librarybasic_blocks.dbregister_netlist–formatspice{analog_top.sp}read_spice_model–nametech_tt./designs/tech.sp讀入網(wǎng)表后，在link_design時(shí)，NanoTime會(huì)自動(dòng)根據(jù)網(wǎng)表中的模塊名稱，用底層模塊的.db時(shí)序模型替代該模塊的Spice網(wǎng)表。3.1網(wǎng)表準(zhǔn)備NanoTime支持模擬SPICE網(wǎng)表類型有.cdl網(wǎng)表和Hspice格式網(wǎng)表。在0.18um以下的工藝中建議使用Hspice網(wǎng)表，因?yàn)橹T如WPE，STI等晶體管的二階效應(yīng)在.cdl網(wǎng)表中無法體現(xiàn)，而NanoTime在進(jìn)行靜態(tài)時(shí)序仿真時(shí)是支持考慮這些效應(yīng)的。需要注意的是NanoTime讀入的Spice網(wǎng)表中需要一個(gè)頂層的.subckt描述，并且該頂層的模塊名稱必須與link_design命令后面的模塊名稱一致，以便順利的讀入網(wǎng)表。同時(shí)為了保證NanoTime輸出的.lib文件符合項(xiàng)目的語法規(guī)范，需要檢查網(wǎng)表中總線的描述形式是否正確，例如bit<0>需要修改為bit[0]。3.2模擬模塊的Black-Box和建模3.2.1為什么要對(duì)模擬模塊進(jìn)行Black-Box或建模？對(duì)需要集成進(jìn)數(shù)字環(huán)境的模擬模塊進(jìn)行時(shí)序分析和建模通常兩種方法，方法1：使用SPICE或者FastSPICE工具對(duì)所有的時(shí)序路徑進(jìn)行動(dòng)態(tài)仿真，記錄所有路徑的延遲信息；上述仿真需要覆蓋PVT幾種corner（好吧，假如我們只取4種極限corner）、輸入信號(hào)的各種transition（假如只取4種transition好了）、輸出信號(hào)的各種load（也只取4種好了）組合，即使我們只選擇最為關(guān)鍵的10條路徑（通常不可能這么少），那么我們總共需要進(jìn)行仿真的數(shù)目是4*4*4*10=640次！如果我們這么做的話，那么項(xiàng)目tapeout時(shí)間就很難保證了。方法2：使用NanoTime對(duì)整個(gè)IP進(jìn)行晶體管級(jí)的靜態(tài)時(shí)序分析。該方法有以下優(yōu)點(diǎn)：首先，同動(dòng)態(tài)仿真方法相比，我們無需設(shè)計(jì)眾多的仿真用例并對(duì)仿真結(jié)果進(jìn)行記錄整理，只需要用命令對(duì)輸入輸出端口設(shè)置時(shí)序約束，和一組合理的transition和load的列表；其次，像PrimeTime的靜態(tài)時(shí)序分析(STA)一樣，NanoTime的STA會(huì)自動(dòng)搜索并分析所有的時(shí)序路徑，并可按照時(shí)序緊張程度進(jìn)行Slack報(bào)告。NanoTime中還可以設(shè)置時(shí)鐘抖動(dòng)等約束，并且時(shí)序分析時(shí)會(huì)計(jì)入crosstalk等SI效應(yīng)的影響，這都是動(dòng)態(tài)仿真很難做到的；最后，靜態(tài)時(shí)序分析采用查表方式進(jìn)行仿真，在面對(duì)同等規(guī)模的電路時(shí)運(yùn)行速度遠(yuǎn)遠(yuǎn)超過動(dòng)態(tài)仿真方法，并且精度有很好的保證。正如前面引言中已提到的，NanoTime暫時(shí)還無法完成純粹模擬電路的拓?fù)渥R(shí)別，那更不要提模擬時(shí)序路徑的計(jì)算了，而事實(shí)證明，在大多數(shù)情況下我們進(jìn)行數(shù)?；旌闲酒瑫r(shí)序分析時(shí)，并不十分關(guān)心純粹模擬部分內(nèi)部的時(shí)序信息。為了揚(yáng)長(zhǎng)避短的用好NanoTime，就需要我們對(duì)模擬模塊進(jìn)行Black-Box，只需留下接口部分的全定制邏輯電路，這樣不但能夠使流程順利進(jìn)行，而且可以減少電路規(guī)模，提高分析效率。對(duì)于影響到時(shí)序路徑的模擬模塊，可以通過建模的方式轉(zhuǎn)變成NanoTime可以識(shí)別的Verilog描述。3.2.2如何對(duì)模擬模塊進(jìn)行Black-Box？根據(jù)模擬IP在數(shù)字系統(tǒng)中集成的位置可以將其分為模擬發(fā)送方向（TX，圖5），和模擬接收方向（RX）。圖5模擬發(fā)送方向（TX）系統(tǒng)集成示意圖因?yàn)門X方向數(shù)模接口邏輯同數(shù)字部分對(duì)接，使用CLK對(duì)DATA進(jìn)行時(shí)序約束比較方便，所以對(duì)于模擬發(fā)送方向的Black-Box處理較為簡(jiǎn)單，使用下面的命令可以對(duì)圖5模塊名為ana_block1,ana_block2的模擬模塊進(jìn)行屏蔽，屏蔽后進(jìn)行網(wǎng)表讀取時(shí)NanoTime會(huì)對(duì)上述模塊的網(wǎng)表內(nèi)容自動(dòng)忽略，在拓?fù)浞治?，該模擬模塊的時(shí)序路徑提取也不會(huì)涉及：appendlink_control_options{discard_subckt_inst:”ana_block1,ana_block2″}對(duì)于模擬RX方向，由于對(duì)模擬部分進(jìn)行Black-Box屏蔽后，時(shí)鐘通路被切斷，NanoTime雖然支持使用內(nèi)部節(jié)點(diǎn)的虛擬時(shí)鐘(例如在圖6中的A點(diǎn))進(jìn)行接口的STA分析，但是卻不支持使用這種方式進(jìn)行.lib文件的提取。我們可以采用幾種辦法解決這個(gè)問題，例如修改網(wǎng)表直接將時(shí)鐘輸入端的模擬IO同內(nèi)部節(jié)點(diǎn)短接，因?yàn)樵趫D6所示的接口場(chǎng)景中模擬部分時(shí)鐘路徑的絕對(duì)延遲對(duì)時(shí)序分析的結(jié)果并無影響，我們只需一個(gè)時(shí)鐘的“參考點(diǎn)”，以該參考點(diǎn)為起始，計(jì)算出時(shí)鐘組合路徑和數(shù)據(jù)時(shí)序路徑的延遲信息即可。對(duì)于關(guān)心模擬時(shí)鐘路徑絕對(duì)延遲的場(chǎng)景我們也可以通過SPICE仿真的方法，得到該值，并在NanoTime的使用set_clock_latency設(shè)置時(shí)鐘傳播延遲。圖6模擬接收方向（RX）系統(tǒng)集成示意圖在進(jìn)行Black-Box時(shí)，注意需要屏蔽的僅僅是模擬電路，整個(gè)IP的端口信息需要完整的保留下來。3.3環(huán)境設(shè)置這個(gè)階段主要完成各種環(huán)境的設(shè)置，例如多電源域的電壓設(shè)置、工藝文件的corner設(shè)置、整個(gè)IP網(wǎng)表的輸入輸出端口設(shè)置等，這部分內(nèi)容比較簡(jiǎn)單不再詳細(xì)描述，腳本示例如下：setsim_cfg_use_multi_voltagetrueset_supply_net{*VDD10**VDD25*}set_voltage1*VDD10*set_voltage2.5*VDD25*set_supply_net-gnd*VSS*set_port_direction-input{A,B,C…}set_port_direction-output{D,E,F…}3.4寄生參數(shù)反標(biāo)（BA-BackAnnotation）類似于SPICE的后仿真，為了獲取IP模塊準(zhǔn)確的時(shí)序信息，我們必須要考慮電路的寄生RC參數(shù)，在NanoTime流程中通過寄生參數(shù)反標(biāo)來實(shí)現(xiàn)這一功能。NanoTime支持spf，dpf，spef等多種標(biāo)準(zhǔn)的寄生參數(shù)文件，我們推薦使用Synopsys的Hercules+StarRC的流程進(jìn)行寄生參數(shù)提取，該流程能夠顯著提高反標(biāo)的成功率并減少debug的工作量。在寄生參數(shù)反標(biāo)時(shí)，特別需要注意的是Spice網(wǎng)表同寄生參數(shù)網(wǎng)表(spf/dspf/spef)文件的一致性，兩者在細(xì)節(jié)方面的差別是造成大多數(shù)反標(biāo)錯(cuò)誤的根因。例如在全定制的邏輯電路中經(jīng)常用到多杈指器件（finger_device）,在NanoTime中對(duì)finger_device默認(rèn)是以“@”來進(jìn)行識(shí)別的，如果寄生參數(shù)網(wǎng)表文件中使用了其他的形式，那么就需要由特定的option指定或修改網(wǎng)表。有些spf網(wǎng)表中對(duì)晶體管會(huì)以類似”MM2”的方式表示，而在Spice網(wǎng)表中通常表示為“M2”遇到反標(biāo)不成功問題時(shí)，可以根據(jù)錯(cuò)誤提示，對(duì)照Spice網(wǎng)表和寄生參數(shù)網(wǎng)表之間的差別來解決問題。寄生參數(shù)反標(biāo)部分的示例腳本如下：setparasitics_enable_drain_source_swaptruesetparasitics_fingered_device_chars@setparasitics_accept_node_name_net_nametruesetrc_reduction_exclude_boundary_netstrue上述命令完成一些基本的設(shè)置，具體含義可以查閱NanoTime的手冊(cè)。read_parasitics-increment–quiet–formatdspfanalog_top.spfcomlete_net_parasitics–complete_withzero這兩條命令完成寄生參數(shù)網(wǎng)表的讀取，讀取完成后可以通過report_annotated_parasitics來檢查反標(biāo)的成功率，一般情況下我們要求內(nèi)部節(jié)點(diǎn)100%反標(biāo)，模擬IO部分的邊界節(jié)點(diǎn)可以不反標(biāo)。3.5時(shí)鐘生成、約束設(shè)定與時(shí)序報(bào)告分析3.5.1時(shí)鐘生成時(shí)鐘的生成與傳播是NanoTime進(jìn)行時(shí)序分析的關(guān)鍵，特別是一些數(shù)?；旌享?xiàng)目中，在時(shí)鐘路徑上存在PLL,DLL等時(shí)鐘處理的模擬電路時(shí)，如何使用NanoTime的命令對(duì)時(shí)鐘完成分頻，倍頻，移相，延遲以正確的反映整個(gè)時(shí)鐘路徑的傳播是非常重要和富有挑戰(zhàn)的，限于篇幅原因，本文不在此處展開，下面僅給出最為場(chǎng)景的時(shí)鐘生成和約束設(shè)置方式。create_clock-period4[get_portCLK_A]在CLK_Aport上生成周期為4ns的時(shí)鐘set_propagated_clock[get_clocksCLK_A]設(shè)置時(shí)鐘屬性set_clock_transition0.15[get_clocksCLK_A]設(shè)置時(shí)鐘的transitionset_clock_uncertainty0.5[get_clocksCLK_A]設(shè)置時(shí)鐘的不確定性3.5.2時(shí)序約束設(shè)定在設(shè)置時(shí)序約束方面，對(duì)于上一節(jié)提到的模擬發(fā)送方向場(chǎng)景，我們僅需設(shè)置input_delay約束：set_input_delay1.5–clockCLK_A{A,B,C}上述命令的含義是將時(shí)鐘CLK_A相對(duì)A，B，C端口的數(shù)據(jù)延遲1.5ns后，進(jìn)行傳播，檢查內(nèi)部寄存器的setup/hold是否滿足。而對(duì)于模擬接收方向場(chǎng)景，我們需要設(shè)置output_delay約束：set_output_delay1.5-clockCLK_A{D,E,F}設(shè)置完約束后就可以通過下面的命令來進(jìn)行時(shí)序路徑的提取和仿真了check_designtrace_paths3.5.3時(shí)序報(bào)告分析在進(jìn)行timinglibrary提取前，我們要首先對(duì)時(shí)序分析的結(jié)果進(jìn)行檢查，保證我們IP內(nèi)部的時(shí)序是完全Clean的，可以使用下面的命令報(bào)告時(shí)序分析結(jié)果：當(dāng)有路徑的slack為正時(shí)說明我們內(nèi)部的時(shí)序是足夠的。report_paths-max-max_paths10report_paths-min-max_paths10report_paths-max-clock_only我們可以通過write_spice命令將某條時(shí)序路徑的Spice網(wǎng)表提取出來，調(diào)用HSPICE或者XA進(jìn)行動(dòng)態(tài)仿真，對(duì)比靜態(tài)時(shí)序分析和動(dòng)態(tài)仿真的結(jié)果可以對(duì)NanoTime時(shí)序分析的精度有更深刻的了解。根據(jù)我們所做的仿真測(cè)試，兩者的誤差在5%以內(nèi)。3.6Timinglibrary提?。‥TM）上述各項(xiàng)工作順利完成后，timinglibrary的提取步驟其實(shí)非常的方便，示例腳本如下：reset_design–path時(shí)序路徑分解:set_model_input_transition_index–nomina0.1{0.050.10.30.5}{A,B,C}輸入端口transition列表設(shè)置:set_model_load_indexes{0.050.10.51.0}{D,E,F}輸出端口load列表設(shè)置:extract_model–nameanalog_top–bus–debug_paths執(zhí)行完上述命令就可以完成Timinglibrary提取，該library的名稱為analog_top,對(duì)IP的內(nèi)部總線將以總線形式加以表述。4.結(jié)論與建議NanoTime提供的晶體管級(jí)STA分析與TimingModel提取流程，幫助我們?cè)陧?xiàng)目中順利高效的完成了模擬IP內(nèi)部時(shí)序分析和整個(gè)IP的TimingModel的提取工作，節(jié)約了2周左右的開發(fā)周期。NanoTime結(jié)合Primetime更是可以實(shí)現(xiàn)我們整個(gè)SOC芯片精確的時(shí)序分析工作。極大的提升了我們的開發(fā)效率。但是在使用的過程中還是發(fā)現(xiàn)了NanoTime當(dāng)前版本的一些美中不足之處，羅列如下：1）在TimingModel提取時(shí)，不能提供命令對(duì)模塊IO中的pad，pin屬性加以區(qū)分；例如對(duì)