集成電路設(shè)計(第4版)試卷及答案 卷6_第1頁
集成電路設(shè)計(第4版)試卷及答案 卷6_第2頁
集成電路設(shè)計(第4版)試卷及答案 卷6_第3頁
集成電路設(shè)計(第4版)試卷及答案 卷6_第4頁
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PAGE共5頁第2頁學(xué)號姓名學(xué)號姓名密封線一、名詞解釋:摩爾(Moore)定律Fabless(10分)摩爾(Moore)定律:MOS器件的體效應(yīng):集成電路的集成度,即芯片上晶體管的數(shù)目,每隔18個月增加一倍或每3年翻兩番。Fabless:芯片設(shè)計單位和工藝制造單位分離,即芯片設(shè)計單位可以不擁有生產(chǎn)線而存在和發(fā)展,而芯片制造單位致力于工藝實現(xiàn)(代客戶加工,簡稱代工)。設(shè)計公司擁有設(shè)計人才和技術(shù),但不擁有生產(chǎn)線,成為無生產(chǎn)線(Fabless)集成電路設(shè)計公司。二、簡述產(chǎn)生隨機(jī)失配和系統(tǒng)失配的原因,以及分別減小兩種失配的方法。(10分)隨機(jī)失配是指由于元器件的尺寸、摻雜濃度、氧化層厚度等影響元器件特性的參量發(fā)生微觀波動所引起的失配,這種失配可以通過選擇合適的元器件值和尺寸來減小。系統(tǒng)失配是指由于工藝偏差、接觸孔電阻、擴(kuò)散區(qū)之間的相互影響、機(jī)械壓力和溫度梯度、工藝參數(shù)梯度等引起的元器件失配,這種失配可以通過版圖設(shè)計技術(shù)來降低。三、用Verilog語言編寫比較器和選擇器的程序。(15分)比較器modulecompare_n(X,Y,XGY,XSY,XEY);input[width-1,0]X,Y;outputXGY,XSY,XEY;regXGY,XSY,XEY;parameterwidth=8;always@(XorY)beginif(X==Y)XEY=1;elseXEY=0;if(X>Y)XGY=1;elseXGY=0;if(X<Y)XSY=1;elseXSY=0;endendmodule選擇器modulemux_2(out,a,b,sel);inputa,b,sel;outputout;regout;always@(aorborsel)begincase(sel)1’b1:out=a;1’b0:out=b;Default:out=’bx;endcaseendendmodule四、給出瞬態(tài)特性中,數(shù)字電路脈沖電壓上升、下降和延遲時間的定義,并畫圖表示。(15分)脈沖電壓上升、下降和延遲時間的定義如圖所示。tr對應(yīng)于Vo=10%Vomax→Vo=90%Vomax。tf對應(yīng)于Vo=90%Vomax→Vo=10%Vomax。td對應(yīng)于Vi=50%Vimax→Vo=50%Vomax。脈沖電壓上升、下降和延遲時間的定義五、畫出二輸入CMOS與非門的電路圖和版圖。(15分)與非門與非門的版圖:(a)按電路圖轉(zhuǎn)換,(b)MOS管水平走向設(shè)計六、簡述倒裝焊技術(shù)的優(yōu)點和流程。(10分)倒裝式連接技術(shù)具有如下優(yōu)點:①連接產(chǎn)生的寄生電感遠(yuǎn)小于金屬絲互接產(chǎn)生的電感;②芯片上的焊接盤可以遍布全芯片,而不是僅限于芯片周邊;③由于幾乎全部的襯底都能被IC覆蓋,故封裝密度較高;④具有更高的可靠性;⑤焊接時,連接柱的表面張力會引起自我校正。倒裝焊技術(shù)可以最大限度地減小由引線產(chǎn)生的寄生電感,對于超高速和超高速集成電路的互連最具有吸引力。其基本操作過程如下:①在IC的焊盤上形成用于焊接的凸點。②在支撐IC的襯底上形成接觸焊盤和連線。③將IC的凸點與襯底的焊盤焊接,在這過程中芯片是被倒置的。七、構(gòu)思一個基本CMOS反相器電路,畫出電路圖,編寫SPICE仿真文件,執(zhí)行分析,觀察結(jié)果并畫出版圖。(15分).titleCH6-4 .include“models.sp” .globalvdd M1outin00nmosw=5ul=1.0u M2outinvddvddpmosw=5ul=1.0u Vccvdd05 Vinin0sin(0110G1ps0) .trans0.01u4u .printtransv(out) .end八、什么叫天線效應(yīng)?怎樣避免天線效應(yīng)?(10分)標(biāo)準(zhǔn)CMOS工藝的器件結(jié)構(gòu)隱含著一個PNPN閂鎖夾層,寄生了一個水平NPN晶體管和垂直PNP晶體管,形成寄生效應(yīng)的等效電路圖。Latch-Up效應(yīng)在正常條件下,該結(jié)構(gòu)中所有的PN結(jié)都處于反偏狀態(tài),因此兩個寄生雙極型晶體管都不導(dǎo)通,對電路的正常工作沒有影響。但如果由于某種原因使得兩個晶體管進(jìn)入有源工作區(qū),所示電路又形成一個很強(qiáng)的正反饋,則

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