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文檔簡介
題號—二三四五六七八九+總分
得分
題號題號—
汨2\坦A
石家莊學(xué)院2008-2009學(xué)年第二學(xué)期
《EDA技術(shù)》期末考試試卷
系電氣信息工程專業(yè)通信工程班級06級班姓名學(xué)號
一、填空題(本大題共10個(gè)小題,每題2分,共20分
1.傳統(tǒng)的電子設(shè)計(jì)方法通常是EDA技術(shù)采用的設(shè)計(jì)方法是
2.VHDL源程序的擴(kuò)展名為仿真文件的擴(kuò)展名為配置文
件
的擴(kuò)展名為,PC機(jī)對FPGA的直接配置方式是方式。
3.目前常用的可編程邏輯器件以CPLD和FPGA為主,其中是基于查
找
表結(jié)構(gòu)的可編程邏輯器件C
4.一個(gè)VHDL設(shè)計(jì)實(shí)體最基本的結(jié)構(gòu)包括和;VHDL程
序中
的注釋用表示。
5.VHDL程序中時(shí)鐘CLK的下降沿表示為
6.VHDL程序的元件例化語句中,元件端口名與實(shí)例連接端口名的關(guān)聯(lián)方式有
和兩種方式6
7.在VHDL語法規(guī)則中,變量是一個(gè)局部量,只能在和中使用;
變量(能/不能將信息帶出對它做出定義的當(dāng)前結(jié)構(gòu),
8,進(jìn)程既可以通過_____J言號的變化來啟動,也可以由滿足條件的______語句
激活。
9.信號al的定義為SIGNALal:STD_LOGIC_VECTOR(4DOWNTO0,則執(zhí)
行語句al<=(1=>'1',3=>T,OTHERS。'?!?al的值為。
10.編程下載過程中引腳鎖定的目的是
二、選擇題(本大題共10小題,每題2分,共20分
1.現(xiàn)場可編程門陣列的英文簡稱是O(
AFPGABPLACPALDPLD
2.在EDA工具中,能將硬件描述語言轉(zhuǎn)換為硬件電路的工具軟件稱為_0
(A仿真器B綜合器C適配器D下載器
3.在VHDL中,PROCESS結(jié)構(gòu)內(nèi)部是由語句組成的°(
A并行B順序C順序和并行D任何
4.下面數(shù)據(jù)中屬于位矢量的是o(
A4.2B3C'l'D"11011”
5.下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名o(
AORBVARIABLECSIGNALDOUT1
6.不完整的IF語句,其綜合結(jié)果可實(shí)現(xiàn)o(
A時(shí)序電路B雙向控制電路
C條件相或的邏輯電路D三態(tài)控制電路
7.下列關(guān)于CASE語句的說法不正確的是。(
A條件句中的選擇值或標(biāo)識符所代表的值必須在表達(dá)式的取值范圍內(nèi)。
BCASE語句中必須要有WHENOTHERS=>NULL;語句。
CCASE語句中的選擇值只能出現(xiàn)一次,且不允許有相同的選擇值的條件語句
出現(xiàn)O
DCASE語句執(zhí)行必須選中,且只能選中所列條件語句中的一條。
8.VHDL語言支持四種常用庫,哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫?(A
IEEE庫BVITAL庫CSTD庫DWORK工作庫9.進(jìn)程中的信號賦值語句,其信號
更新是O(
A立即完成B在進(jìn)程的最言完成
C按順序完成D都不對
裝
訂
線
2.用SRAM實(shí)現(xiàn)查找表結(jié)構(gòu)的可編程組合邏輯電路。已知容量為16x4的
SRAM的外部接線如下圖所示確定SRAM各存儲單元中存儲的值以實(shí)現(xiàn)上題中
的組合邏輯Fl、F2、F3、F4。
F4F3F2F1
寫出SRAM中各存儲單元的內(nèi)容。
四、VHDL程序填空(本題共10分,每空1分
以下程序是一個(gè)0~9計(jì)數(shù)器的VHDL描述,試補(bǔ)充完整。
LIBRARYIEEE;
USE;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;CNT10IS
PORT(CLK,RST,EN:INSTD.LOGIC;
CQ;OUTSTD_L0GIC_VECT0R(3D0WNT00;
COUT:OUTSTD_LOGIC;
ENDCNT10;
behavOFCNT10ISBEGIN
PROCESS(CLK,RST,EN
CQI:STD_LOGIC_VECTOR(3DOWNTO0;BEGIN
IFRST=,1'THEN;
-計(jì)數(shù)器清零復(fù)位
ELSIFTHEN-檢測時(shí)鐘上升沿
IFEN=TTHEN
--檢測是否允許計(jì)數(shù)(同步使能
IFCQI<9THEN;-允許計(jì)數(shù),檢測計(jì)數(shù)值小于9則計(jì)數(shù)值
加1ELSE;-大于9,計(jì)數(shù)值清零
ENDIF;ENDIF;
ENDIF;
IFCQI=9THEN、計(jì)數(shù)大于9,輸出進(jìn)位信號
ELSECOUT<=O;ENDIF;
-將計(jì)數(shù)值向端口輸出
ENDPROCESS;ENDbehav;
五、分析題(本大題共3小題,每題8分,共24分
簿分評卷人
1.某工程中包含下述VHDL程序,分析并畫出各程序所實(shí)現(xiàn)電路
(元件的電路原理圖并畫出該工程實(shí)現(xiàn)的總電路的原理圖。工程的頂層設(shè)計(jì)文
件為zuhedianlu.vhd。ENTITYand_gateISPORT(m,n:
INBIT;
p:OUTBIT;ENDand_gale;
ARCHITECTUREbehaviorOFand_gateISBEGIN
PROCESS(m,n,pBEGIN
p<=mANDn;ENDPORCESS;ENDbehavior;
ENTITYor_gateISPORT(r,s:INBIT;q:OUTBIT;ENDor_gate;
ARCHITECTUREbehaviorOFor_gateISBEGIN
PROCESS(r,s,qBEGIN
q<=rORs;ENDPORCESS;
ENDbehavior;
ENTITYzuhedianluISPORT(a,b,c:INBIT;f:OUTBIT;ENDzuhedianlu;
ARCHITECTUREstructOFzuhedianluISSIGNAL11,t2:BIT;COMPONENT
and_gatePORT(m,n:INBIT;
p:OUTBIT;
ENDCOMPONENT;COMPONENTor_gatePORT(r,s:INBIT;q;OUTBIT;
ENDCOMPONENT;BEGIN
uO:and_gatePORTMAP(m=>a,n=>b,p=>tl;
ul:and_gatePORTMAP(m=>b,n=>c,p=>t2;u3:or-gatePORTMAP(ll,12,
f;ENDstruct;
該工程所實(shí)現(xiàn)電路的總電路圖為:
2.分析下面的程序并在右側(cè)畫出該程序的RTL電路。
LIBRARYieee;
USEieee.stdjogic-l164.all;ENTITYdff3IS
PORT(elk,dl:INSTD_LOGIC;
ql:OUTSTD_LOGIC;END;
ARCHITECTUREbhvOfdff3ISSIGNALa,b:STD.LOGIC;BEGIN
PROCESS(elkBEGIN
IFclk'eventANDelk二TTHENa<=dl;b<=a;ql<=b;ENDIF;
ENDPROCESS;END;
and_gate的電路圖及功能:
ojgate的電路圖及功能:
頂層實(shí)體的外部端口:
裝
訂
線
h|得分|電1
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