數字電路與邏輯設計教程-第8章

第8章存儲器與可編程邏輯器件8.1大規(guī)模和超大規(guī)模集成電路的特點和分類8.2存儲器8.3可編程邏輯器件8.1大規(guī)模和超大規(guī)模集成電路的特點和分類8.1.1大規(guī)模和超大規(guī)模集成電路的特點近幾年來，數字集成電路的集成度一直在飛速發(fā)展，顯示出強大的生命力，5年時間就完成了小中大的發(fā)展過程，它之所以有如此強大的生命力，與它有諸多優(yōu)點是分不開的。下面介紹它的幾個優(yōu)點。1.高速和超高速由于采用大規(guī)模集成，內部布線短，減小了信號傳輸時間；也是由于布線短、外殼封裝小，它們又都使電路的寄生分布電容小，這一切就導致整個電路的工作速度大大提高。在20世紀50年代用第一代計算機進行處理約需150h才能得到原研究運算課題結果，而用現在的大規(guī)模集成電路的計算機只需幾秒鐘便能得到結果。下一頁返回8.1大規(guī)模和超大規(guī)模集成電路的特點和分類2.小型化由于采用微、精、細加工工藝，在20世紀70年代后期就可在20世紀60年代初市場上出現的含12個元器件的集成電路同樣封裝外殼的體積內安裝十多萬個元器件。今天，已經可以把包含幾百萬只晶體管的電子計算機塞進導航導彈的彈頭里；只有豆粒般大小的電視攝像機和發(fā)射機被病人吞下，胃腸內部情況便展現在大夫面前的電視接收屏幕上。上一頁下一頁返回8.1大規(guī)模和超大規(guī)模集成電路的特點和分類3.低成本目前已經做到了使大規(guī)模集成電路中的一只晶體管的成本只有單獨封裝的晶體管售價的十多萬分之一。而且，隨著集成度的進一步提高，其成本還在不斷降低。以MOS存儲器為例，4Kbit的每位平均售價為1Kbit的1/4，也就是說，集成度成倍提高，功能成倍增加，而成本幾乎不增加。上一頁下一頁返回8.1大規(guī)模和超大規(guī)模集成電路的特點和分類4.高可靠性由于元器件間連接焊點大大減少，制作時環(huán)境條件和工藝手段相同，大規(guī)模集成電路組成的系統(tǒng)可靠性比具有相同功能的中、小規(guī)模集成電路組成的系統(tǒng)高100倍以上。大規(guī)模集成電路的發(fā)展還存在一些有待進一步克服和解決的問題。(1)大規(guī)模、超大規(guī)模集成電路的專用性和通用性差，因而生產的數量相對較少，而品種勢必增加。(2)大規(guī)模、超大規(guī)模集成電路一般比較復雜，因而設計困難。設計制作工藝復雜、嚴格，制作完成后測試也較困難。這樣就加長了設計和定型周期，增加了設計制造的費用。上一頁下一頁返回8.1大規(guī)模和超大規(guī)模集成電路的特點和分類(3)由于內部元器件要發(fā)熱，小型化后給散熱帶來困難。為進一步提高集成度，還得進一步縮小器件尺寸，為此就得提高精、微、細加工技術。大規(guī)模集成電路功能齊全，外引腳多，給封裝及小型化帶來困難。(4)集成電路發(fā)展的過程就是不斷克服和解決它所面臨的困難和問題的過程。今后，若要使集成度進一步提高，最主要的方法是必須使圖形線條寬度進入um量級。為此就得采用更新的工藝手段，同時還得不斷克服上述各種困難。上一頁下一頁返回8.1大規(guī)模和超大規(guī)模集成電路的特點和分類8.1.2大規(guī)模和超大規(guī)模集成電路的分類大規(guī)模集成電路專用性強、制造工藝復雜、研制費用高。很多電路雖然原則上都可大規(guī)模集成，但考慮經濟效益，目前真正得到發(fā)展與應用的大體上有以下幾類。1.存儲器存儲器按存取方式不同可分為只讀存儲器(ROM)和隨機存儲器(RAM)。將在后續(xù)內容詳細介紹。上一頁下一頁返回8.1大規(guī)模和超大規(guī)模集成電路的特點和分類2.可編程邏輯器件一個邏輯系統(tǒng)可以由標準邏輯電路芯片組成，可利用各種功能的集成芯片繁組合出需要的邏輯電路。用這種方法組成的邏輯系統(tǒng)需要大量的邏輯芯片，設計工作繁瑣且設計周期長，難以最優(yōu)化設計?？删幊踢壿嬈骷某霈F，使設計觀念發(fā)生了改變，設計工作變得非常容易，因而得到了迅速發(fā)展和廣泛應用。專用的邏輯集成電路可分為可編程邏輯器件PLD、門陣列邏輯電路GAL、現場可編程門陣列邏輯電路FPGA和標準單元邏輯電路SCL等。上一頁下一頁返回8.1大規(guī)模和超大規(guī)模集成電路的特點和分類3.微處理器1971年首先研制出了一個4位的微處理器，它實質上是一個微型計算機。將計算機中的運算器、控制器集成在一個芯片上，通常又稱為計算機的中央處理單元(CPU)。經過了近7年的發(fā)展，相繼出現了8位機、16位機和32位機。一個既包括CPU，還包括一定容量的RAM和ROM，以及輸入/輸出接口電路的單片計算機也得到了廣泛應用。上一頁下一頁返回8.1大規(guī)模和超大規(guī)模集成電路的特點和分類4.其他大規(guī)模集成電路由于早期大規(guī)模集成電路研制費用很高，只是把大量商品中共有的一些功能部件做成了大規(guī)模集成電路，如存儲器、微處理器等。后來在大規(guī)模集成技術得到一定發(fā)展的情況下，人們開始把大量生產的產品做成大規(guī)模集成電路，如計算器、手表、電子游戲機所用的大規(guī)模集成電路等。隨著集成工藝的日趨完善、成熟，生產成本的不斷降低，使得某些專用設備中的子系統(tǒng)也可大規(guī)模集成化，如數字控制調諧系統(tǒng)用大規(guī)模集成電路、通信及信號處理用大規(guī)模集成電路、頻率合成用大規(guī)模集成電路和運算處理用大規(guī)模集成電路等。上一頁返回8.2存儲器存儲器(Memory)是數字系統(tǒng)中用于存儲大量信息的設備或部件，也是現代計算機的重要組成部分之一。存儲器有很多種類型，按存儲介質的不同，可分為半導體存儲器、磁存儲器和光存儲器。半導體存儲器由大規(guī)模集成電路LSI構成，每一片存儲器芯片包含大量存儲單元。每一個存儲單元都有唯一的地址碼加以區(qū)分，并能存儲一位(或一組)二進制信息。半導體存儲器是目前應用最廣泛的存儲器件，本節(jié)只討論它。下一頁返回8.2存儲器8.2.1存儲器的分類半導體存儲器按其不同的工作方式可以分為隨機存取存儲器(RandomAccessMemory，RAM)和只讀存儲器(ReadOnlyMemory，ROM)兩大類。按制造工藝的不同，RAM，ROM又可以分為雙極型半導體存儲器和單極型半導體存儲器；MOS型RAM還可以分為靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM)兩種。上一頁下一頁返回8.2存儲器隨機存取存儲器(RAM)中任何存儲單元的內容均能被隨機存取，這里的“存取”是指將二進制信息寫入存儲器和從存儲器中讀出二進制信息，而“隨機”是指信息的存取時間與存儲單元所處的物理位置無關。因此，隨機存取存儲器也稱隨機讀寫存儲器。它的特點是存取速度快，易與計算機的中央處理器(CPU)速度相匹配，一般被用做計算機的主存儲器。只讀存儲器(ROM)中的內容是在專門的條件下寫入的，信息一旦寫入就不能或不易再修改。根據不同的信息寫入方式，ROM可以分為掩膜ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)和電可擦除可編程ROM(EEPROM)4種。上一頁下一頁返回8.2存儲器MROM中的內容是在出廠前寫入的，使用時不能改寫；PROM可由用戶以專用設備將信息寫入，一旦寫入后其內容也不能改寫；EPROM也可由用戶以專用設備將信息寫入，寫入后還可以用專門方法(如紫外線照射)將原來內容擦除后重新寫入新內容；EEPROM與EPROM類似，只是可以采用電氣方法對寫入的內容進行擦除。這4種ROM除了寫入的方法不同外，在正常工作時，信息都只能讀出而不能寫入。ROM中的信息一旦寫入后，即使斷電也仍能保存，通常用于存放固定信息。例如，存入已調試好的計算機程序，作為智能儀器的“固件”；存入字符信息，作為顯示器、打印機等設備的“字符發(fā)生器”；還可以存入邏輯參數，作為“邏輯函數發(fā)生器”。半導體存儲器的分類情況如圖8-1所示。上一頁下一頁返回8.2存儲器8.2.2只讀存儲器只讀存儲器(ROM)中的信息一旦寫入，開展正常工作時就只能讀出不能修改，其所存的信息在斷電后仍能保持，常用于存放固定的信息。與RAM相比，由于ROM使用時不需要寫入，也無刷新、再生等操作，所以電路結構比較簡單。制造ROM的半導體材料有二極管、雙極型晶體管和MOS管等。根據制造工藝的不同，可分為掩膜ROM(MaskROM，MROM)、可編程ROM(ProgrammableROM,PROM)、可擦除可編程ROM(ErasableProgrammableROM,EPROM)和電可擦除可編程ROM(ElectricallyErasableProgrammableROM,EPROM)等。上一頁下一頁返回8.2存儲器1.只讀存儲器的結構ROM的一般結構如圖8-2所示，它由地址譯碼器、存儲矩陣和讀出電路3部分組成。圖中n位地址(A0~An-1)經譯碼器譯出后使條字線(W0~)中的一條有效，從而在存儲矩陣個存儲單元中選中其中之一。通過被選通單元的m個基本存儲電路的位線(D0~Dm-1)，即可讀出存儲單元的內容。對于有n位地址和m位字長的ROM來說，它的存儲容量為位。圖8-3給出了一個示意性的4x4ROM的電路結構和它的簡化樞圖，圖中A0和A1為地址輸入線，CS為片選控制線，D0~D3為一個字單元的4根線。電路右側是由二極管“與門陣列”組成的二線一四線譯碼器作為ROM的地址譯碼器，譯碼器輸出為字W0~W3。上一頁下一頁返回8.2存儲器ROM的存儲矩陣由電路右側的二極管或門陣列組成。當片選控制線CS=1時，A0和A1在“00~11”中取值，W0~W3中必有一根被選中為"1"。此時，若位線與該字線交叉點上跨接有二極管，則該二極管導通使相應的位線輸出為"1"；若位線與該字線交叉點無二極管，則相應輸出為"0"。例如，當A1=1、A0=0時，字線W2=1，D2、D1與W2交叉點上跨接有二極管，D0、D3與W2交叉點上無二極管，輸出的字單元內容D3D2D1D0=0110。當片選控制線CS=0時，致使所有字線全被鉗位于"0"，此時表示該ROM電路被禁止讀出。上一頁下一頁返回8.2存儲器從存儲功能來看，ROM的結構由地址譯碼器和只讀存儲矩陣兩部分組成。地址譯碼器根據輸入地址碼譯出相應的字線，然后從位線讀出對應字單元的內容。上述ROM有兩位地址輸入和4位位線輸出，存儲容量為x4=16位。從邏輯關系來看，ROM的結構是由與門陣列和或門陣列構成的組合邏輯電路。上述ROM的地址譯碼器是一個由4個或門組成的二線-四線譯碼器，4個與門產生A0和A1兩個變量的4個最小項，存儲矩陣中的4個或門將相應的最小項“或”起來產生4個給定的函數。即上一頁下一頁返回8.2存儲器可將上述ROM的輸入、輸出關系用真值表表8-1來表示。該表從行來看是每個地址碼所對應的字單元內容，從列來看則是4個輸出的二變量函數的邏輯關系。為清晰起見，可將圖8-3中的ROM電路表示成圖8-4所示的簡化圖，圖中省略了電源、電阻、二極管等，只在與陣列中跨接有二極管的字線和位線交叉處(即真值表中輸出為"1"的點)加小黑點表示，而在無二極管的交叉處(即真值表中輸出為“0"的點)不加小黑點。這種與ROM電路的真值表有一一對應關系的簡化圖稱為“ROM陣列邏輯圖”。上一頁下一頁返回8.2存儲器2.只讀存儲器的基本耦合單元ROM中所存放的“1”或“0”信息，是靠字線、位線交叉處是否有跨接二極管或者跨接的二極管是否接通來實現的。嚴格地說，這種二極管并無存儲信息功能，它反映了一種通、斷的狀態(tài)，所以有時也稱它為ROM的基本鍋合單元。除了二極管外，晶體三極管、MOS管等也可以作為基本耦合單元。掩膜ROM中的信息已經在制造過程中通過掩膜工藝存入，出廠后不能再對其進行修改。掩膜ROM材料成本低廉，但掩膜制作成本較高，適用于大批量成熟產品的定制生產。上一頁下一頁返回8.2存儲器PROM在出廠時，其中所有的基本耦合單元全為通或全為斷，即內容為全“1"或全“0"。使用前可用專門的設備改變指定的基本耦合單元的通、斷狀態(tài)，從而將自己的數據寫入PROM中，而數據一旦寫入不可再作修改。PROM相當于用戶自己完成ROM生產中寫入信息的工序，其余與掩膜ROM完全相同，適用于小批量生產。PROM的基本耦合單元有熔絲型和結破壞型兩種。上一頁下一頁返回8.2存儲器熔絲型PROM出廠時，每個字線和位線交叉處均接有帶易熔金屬絲的晶體三極管或MOS管，如圖8-5所示。寫入信息時通過地址輸入線逐字、逐位掃描PROM中的基本耦合單元，并根據要寫入的數據內容有選擇地將某些耦合管的熔絲用規(guī)定脈沖電流燒斷，而其余耦合管的熔絲則保留。耦合管的通、斷反映了互補的兩種邏輯狀態(tài)，從而實現了數據的寫入操作。對于晶體三極管來說，熔絲通表示”1"，熔絲斷表示"0";對于MOS管來說，情況正好相反，即熔絲斷表示”1"，熔絲通表示”0"。上一頁下一頁返回8.2存儲器結破壞型PROM出廠時，字線和位線交叉處均接有一對正、反連接的二極管，如圖8-6所示。由于反向連接的二極管不導通，使耦合單元呈現一種邏輯狀態(tài)。若使用規(guī)定的電流將反向連接的二極管擊穿短路，則剩下的正向連接二極管便導通，使該耦合單元呈現另一種邏輯狀態(tài)。利用這一原理，用戶便可將自己的數據寫入PROM中。FAMOS的基本耦合單元采用浮柵雪崩注入MOS管，也稱FAMOS管。FAMOS管的柵極完全被二氧化硅絕緣層包圍，因無導線外引呈懸浮狀態(tài)，故稱為“浮柵”。圖8-7所示為由N溝道FAMOS管構成的EPROM基本耦合單元。上一頁下一頁返回8.2存儲器EPROM出廠時，所有EPROM管的浮柵不帶電荷，PROM管不導通，位線呈"1”狀態(tài);若FAMOS管的漏極接正常工作電壓的正電壓(+25V)，則漏極和源極間產生“雪崩”擊穿，浮柵累聚正電荷，使FAMOS導通，位線呈“0”狀態(tài)。待高電壓撤銷后，由于浮柵中的電荷無法泄漏，所存信息也不會丟失。若用紫外線燈照EPROM芯片上的石英玻璃窗口，10~20min后，所有FAMOS浮柵中的電荷都會消失，EPROM恢復到全“1”的初始狀態(tài)，又可以重新寫入新的內容。寫入內容的EPROM必須用不透明的膠紙將芯片上的石英窗口封住，以免丟失所存的信息。EPROM常用于實驗性開發(fā)和限量生產中。上一頁下一頁返回8.2存儲器3.只讀存儲器ROM的應用前面已經介紹過，ROM中地址譯碼器由與門陣列構成，存儲矩陣由或門陣列構成。地址譯碼器的每一根字線輸出，實際上就對應地址編碼輸入的一個最小項，而每一位位線輸出則相當于特定的最小項之和。因為任何組合邏輯電路都可以表示為最小項之和的形式，所以它們的功能都可以用ROM來實現。1)用ROM實現邏輯函數ROM在本質上屬于組合邏輯電路，因此可用ROM來實現邏輯電路。上一頁下一頁返回8.2存儲器【例8-1】用ROM實現全加器。解表8-2是全加器真值表，根據它就可以畫出存儲器簡化矩陣圖，如圖8-8所示，這樣的ROM可實現全加器功能。2)用ROM實現代碼轉換器上一頁下一頁返回8.2存儲器【例8-2】用ROM實現4位二進制碼B3B2B1B0轉化為格雷碼G3G2G1G0

。設計過程非常簡單，只要根據二進制碼與格雷碼轉換表(表8-3)，將表中的二進制碼B3~B0作為ROM譯碼器的地址輸入，譯碼器輸出字線m0~m15相當于輸入變量組合的最小項，格雷碼中的每一位G3~G0(即ROM或矩陣的輸出位線)相當于函數的輸出變量。將每一個輸出變量所對應的最小項之和在相應的字線、位線交叉處標以小黑點，便得到了圖8-9所示的二進制碼-格雷碼碼制轉換的ROM陣列邏輯圖。最后，再根據ROM陣列邏輯圖將信息“燒”入PROM或EPROM，就可用以實現二進制碼-格雷碼制轉換的功能。上一頁下一頁返回8.2存儲器3)用ROM構成字符發(fā)生器用ROM構成字符發(fā)生器是存儲器的又一應用。【例8-3】16x8位的ROM構成“運行”這兩個字符。表8-4是構成“運行”字符的真值表，按表寫入16x8位的ROM。利用動態(tài)掃描不斷改變地址，驅動發(fā)光二極管點陣顯示便可得到圖8-10所示的字形。上一頁下一頁返回8.2存儲器從上述例子可以看出，用ROM設計組合邏輯電路的過程不需要進行函數化簡，對技巧性的要求大大降低。另外，ROM芯片的集成度遠高于門電路芯片，用ROM實現邏輯電路可以大幅度減少所用的芯片數。ROM具有多位輸入地址線和多位字長的輸出位線，對于多輸入和多輸出的邏輯電路來說就更具有優(yōu)越性。上一頁下一頁返回8.2存儲器8.2.3隨機存取存儲器隨機存取存儲器(RAM)既可向指定單元寫入消息又可從指定單元讀出消息，且讀、寫時間與信息所處位置無關。RAM根據制造工藝的不同可分為雙極型RAM和MOS型RAM，后者又可分為靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM)。雙極型RAM的存取速度快，可達10ms甚至更高，但功耗很大，集成度較低;MOS型RAM功耗小，集成度高，特別是動態(tài)RAM集成度更高，單片存儲容量可達幾百兆位甚至更大。所有半導體RAM中存儲的信息，在斷電后均將消失，所以RAM是“易失性”存儲器件。上一頁下一頁返回8.2存儲器1.隨機存取存儲器的結構RAM的一般結構形式如圖8-11所示。它由存儲矩陣、地址譯碼器和讀/寫控制器3部分組成，并通過數據輸入/輸出線、地址輸入線、片選控制線和讀/寫控制線與外界發(fā)生聯系。存儲矩陣由若干存儲單元組成，一個存儲單元稱為存儲器的一個“字”，每個存儲單元由若干個可以存放一位二進制信息的基本存儲電路組成，一個存儲單元所含有的基本存儲電路的個數，即為能存放的二進制位數，稱為存儲器的“字長”。存儲器的每個字都能賦予唯一的編號，這個編號稱為“地址”。地址以二進制數表示，經地址譯碼器譯出后對存儲單元中的基本存儲電路進行選通，地址譯碼器輸出線稱為“字線”。上一頁下一頁返回8.2存儲器每個單元中的基本存儲電路通過各自的連線與讀/寫控制器相連，這樣的連線稱為存儲器的“位線”。字線是某個存儲單元專用的，而位線中的某一位是所有存儲單元中相同數位的基本存儲電路所公用的。對于有n位地址和m位字長的存儲器來說，它共有xm個基本存儲電路，即存儲容量為xm位二進制數位。圖8-11中n位地址(A0~An-1)經譯碼器譯出后，使條字線(W0~)中的一條有效，這條有效的字線在存儲矩陣的個存儲單元中選中其中之一。在讀/寫控制信號的作用下，被選中單元的m個基本存儲電路通過m根位線(D0~Dm-1)與讀/寫控制器連通，從而可以通過m位數據輸入/輸出線讀出存儲單元的內容或者向存儲單元寫入新內容。這樣就實現了對指定地址的存儲單元的讀/寫操作。上一頁下一頁返回8.2存儲器讀/寫控制器既對電路的工作狀態(tài)進行控制，又用做存儲矩陣的輸入/輸出緩沖器。讀/寫控制器受外界片選(CS)信號和讀/寫(R/)信號控制。當CS=1時，若R/=1，電路執(zhí)行讀出操作;若R/=0,電路執(zhí)行寫入操作。當CS=0時，讀/寫控制器不工作，數據輸入/輸出線呈高阻狀態(tài)，即此時RAM被禁止讀/寫操作。圖8-12給出了一個16x1位(有個字長為1的字單元)的RAM結構樞圖。圖中的地址譯碼器由行線和列線兩個譯碼器組成。4位地址中的A3和A2選通4根行線之一的Xi，A1和A0選通4根線之一的Yi，此時Xi和Yi交叉點上的存儲單元即被選通，并在R/控制下通過1位數據輸入/輸出線讀出或寫入。上一頁下一頁返回8.2存儲器2.靜態(tài)RAM能存儲一位二進制數位的單元電路稱為基本存儲電路，它是存儲器的基本組成。在保證電源供應的前提下，所存的信息能穩(wěn)定保持，不需要進行定時“刷新”的基本存儲電路，稱為靜態(tài)存儲電路，由靜態(tài)存儲電路組成的RAM就稱為靜態(tài)RAM(SRAM)。靜態(tài)基本存儲電路有雙極型和MOS型兩種，兩者工作原理基本相同，本節(jié)僅以MOS型為例加以討論。MOS型靜態(tài)RAM的基本存儲電路如圖8-13所示，它由圖中虛線框內的6個NMOS管組成。VT1和VT3兩個反相器交叉耦合構成一個基本RS觸發(fā)器，可用于存儲一位二進制信息，Q和是觸發(fā)器的一對互補輸出。若Q=1,=0，則表示存儲信息為“1";若Q=0,=1，則表示存儲的信息為"0"。VT2和VT4分別作為兩個反相器的負載管。上一頁下一頁返回8.2存儲器VT5和VT6為行選通管，它們受行選線Xi控制。當Xi=1時，VT5和VT6導通，觸發(fā)器中所存儲的信息Q和分別送到位線D和

。VT7和VT8為列選管，它們受列選線Yi控制。當Yi=1時，VT7和VT8導通，位線D和位線上的信息分別被送到輸出線I/O和上，從而使觸發(fā)器的Q和與外界數據線相通。讀數據操作時，使行選線Xi和列選線Yi均為"1"，觸發(fā)器存儲的信息由Q和經D和從I/O和讀出。寫數據操作時，也先使行選線Xi和列選線Yi均為"1"時，將要寫入的數據加在I/O和上(要寫入"1"，使I/O=1、=0；要寫入"0"，使I/O=0、=1，經D和、Q和最終加到VT3和VT1的柵極上，使觸發(fā)器發(fā)生相應翻轉，從而存入信息)。信息一旦寫入后，只要不斷電，觸發(fā)器便能保持其不變。上一頁下一頁返回8.2存儲器3.動態(tài)RAM動態(tài)RAM(DRAM)的基本存儲電路是利用MOS管柵一源間電容對電荷的暫存效應來實現信息存儲的。該電容存儲的電荷在柵一源間處于高阻抗的情況下，能保持數毫秒至數百毫秒的暫存時間。為避免所存信息的丟失，必須定時給電容補充漏掉的電荷，這一操作稱為“刷新”。常見的MOS動態(tài)存儲電路有單管電路、三管電路等。為提高存儲器的集成度，目前大容量的動態(tài)RAM大多采用單管MOS動態(tài)存儲電路。單管MOS動態(tài)存儲電路結構如圖8-14所示，圖中的電容CS用于存儲信息，VT為門控管。上一頁下一頁返回8.2存儲器寫數據時，使字選線為"1"，門控管VT導通，來自數據線D的待寫入信息經位線存入電容CS。寫入"1"時，位線為"1",電容CS充電;寫入"0"時，位線為"0",電容CS放電。讀出數據時，也使字選線為"1"，門控管VT導通。若電容CS上有電荷，便會通過位線的分布電容CD放電，位線上有電流流過，表示讀出信息"1";若電容CS上無電荷，位線上便沒有電流流過，表示讀出信息"0"。讀出"1"信息后，CS上的電荷因轉移到CD，已無法維持"1"的狀態(tài)，即所存信息已被破壞，這種現象稱為“破壞性讀出”，讀出"1"信息后必須進行“再生”操作。上一頁下一頁返回8.2存儲器注意，再生與刷新是兩個不同的概念。再生是對某一位存儲單元讀出“1”后進行的操作，而刷新是對動態(tài)RAM中所有存儲單元進行的常規(guī)性操作。動態(tài)MOSRAM的優(yōu)點是單元電路結構簡單，單片集成度高，功耗比靜態(tài)MOSRAM低，速度比靜態(tài)MOSRAM高，價格更便宜。其缺點是需要刷新和再生操作。另外，由于電容中信號較弱，讀出時需經放大器處理。上一頁返回8.3可編程邏輯器件可編程邏輯器件(PLD)是可由用戶編程、配置的一類邏輯器件的泛稱。從構成邏輯函數的功能來說，PROM就是一種PLD器件。除此之外，本節(jié)將介紹的可編程邏輯陣列(PLA)、可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)都是典型的PLD器件。下一頁返回8.3可編程邏輯器件8.3.1可編程邏輯陣列的功能與應用上一節(jié)介紹的PROM，從結構上可以將它們看成是由一個固定的與門陣列(地址譯碼器)和一個可編程的或門陣列(存儲矩陣)組成的器件，因而可用以實現各種“與-或”邏輯函數。PROM采用固定的與門陣列作為完全地址譯碼器，譯碼器的每一根輸出線對應一個最小項，n個輸入變量必須對應全部的個最小項。PROM存儲矩陣中的存儲單元根據函數真值表或最小項的要求寫入相應的內容。因此，一個地址碼只能讀出一個存儲單元，反過來一個存儲單元也只能被一個地址碼選中，即PROM的地址碼與存儲單元有著一一對應的關系。這樣，即使有多個存儲單元的內容是相同的也必須重復存儲，即存儲容量仍需個字單元。這對于存儲空間來說無疑是一種浪費，同時也限制了使用的靈活性。上一頁下一頁返回8.3可編程邏輯器件20世紀70年代中期出現的可編程邏輯陣列(PLA)，其基本結構也是由與門陣列和或門陣列組成的，但PLA的與門陣列是可編程的，由它構成的地址譯碼器是一個非完全譯碼器，它輸出的每一根字線可以對應一個最小項，也可以對應一個由地址變量任意組合成的“與”項。因此PLA允許用多個地址碼選中同一根字線以訪問同一個存儲單元。例如，PLA有A,B,C3個地址變量，只要A=1,B=0，不管C為何值，均可以訪問C字線所對應的存儲單元，即100和101兩個地址碼可以訪問同一個存儲單元。同理，PLA也允許用同一個地址碼同時訪問多個字單元。這樣就使PLA可以根據邏輯函數的最簡“與或”式，直接產生所需的“與”項，以實現相應的組合邏輯電路。上一頁下一頁返回8.3可編程邏輯器件用PLA進行組合邏輯電路設計時，只要將函數轉換成最簡“與或”式，再根據最簡“與或”式畫出邏輯陣列圖就可以了。還是以上一節(jié)的二進制碼-格雷碼轉換電路為例來說明用PLA實現組合邏輯電路的過程。先根據表8-2給出的二進制-格雷碼轉換對照表列出邏輯表達式，并用卡諾圖化簡法轉換成最簡“與或”式為:上一頁下一頁返回8.3可編程邏輯器件根據所得的最簡“與或”表達式中出現的“與”項列出PLA的與陣列;然后再根據表達式中的“或”關系，列出PLA的或陣列，由此便得到了圖8-15所示的PLA陣列邏輯圖。從圖8-15中可以看出，最簡“與或”式中共出現了7個“與”項，所以PLA的與陣列中只要7根字線就可以了;又由于表達式共有4個“與或”式，所以PLA的或陣列也只要4根位線。這樣，PLA僅用7x4=28位存儲容量便實現了二進制碼-格雷碼轉換電路，而該電路用ROM來實現就需要x4=64位存儲容量。隨著輸入變量數的增加，完成同樣功能的PLA結構簡單的程度將更加顯著。上一頁下一頁返回8.3可編程邏輯器件上述PLA只能用于實現組合邏輯電路，故稱為組合PLA。若在PLA中加入觸發(fā)器陣列，就可以用于實現時序邏輯電路，這種PLA就稱為時序PLA。利用PLA可以設計出各種組合邏輯電路和時序邏輯電路，電路功能越復雜PLA的優(yōu)勢就越顯著。但由于PLA出現較早，當時缺少成熟的編程工具和高質量的配套軟件，且速度慢、價格偏高，所以未能如后來出現的PAL和GAL那樣得到廣泛應用。上一頁下一頁返回8.3可編程邏輯器件8.3.2可編程陣列邏輯的功能與應用20世紀70年代末推出的可編程陣列邏輯(PAL)，在陣列控制方式上作了較大的改進，并采用熔絲式雙極型工藝，所以在操作的簡便性、編程的靈活性和速度方面都比PLA有了較大提高。PAL可以取代常規(guī)的中、小規(guī)模集成電路，其通用性比非可編程的TTL、CMOS等邏輯器件更強。在數字系統(tǒng)開發(fā)中采用PAL，有利于簡化和縮短開發(fā)過程、減少元器件數量、簡化印制電路板的設計、提高系統(tǒng)可靠性，因而得到了廣泛應用。上一頁下一頁返回8.3可編程邏輯器件PAL由可編程的與門陣列和固定的或門陣列構成，如圖8-16所示?；蜷T陣列中每個或門的輸入與固定個數的與門輸出(即地址輸入變量的某些“與”項)相連，每個或門的輸出是若干個“與”項之和。由于與門陣列是可編程的，亦即“與”項的內容可由用戶自行編排，所以PAL可用以實現各種邏輯關系。根據輸出結構類型的不同，PAL有多種不同的型號，但它們的與門陣列都是類似的。組合輸出型PAL適用于構成組合邏輯電路，常見的有或門的輸出、或非門輸出和帶互補輸出端的或門等?；蜷T的輸入端一般有2~8個，有些輸出還可兼作輸入端。寄存器輸出型PAL則適用于構成時序邏輯電路。下面介紹兩種簡單的PAL器件，即簡單組合型和簡單寄存器型，它們是按標準系列生產的，具有很強的通用性。上一頁下一頁返回8.3可編程邏輯器件1.簡單組合型簡單組合型PAL用以提供簡單的組合邏輯電路。其基本規(guī)格可通過輸入端數目、輸出端數目和每個輸出的乘積項數目來區(qū)分。圖8-17所示的是PAL12H6的邏輯圖。其中PAL12H6是一個簡單組合型PAL器件，它具有12個輸入、6個輸出和16個乘積項。從圖中可以看到它的1,2,3,4,5,6,7,8,9,11,12,19腳為輸入，13,14,15,16,17,18腳為輸出。24條垂直線代表輸入，它們分別對應于12個輸入的原變量及其反變量。上一頁下一頁返回8.3可編程邏輯器件16個乘積項對應16條水平線，且按輸出分為6組，其中13和18腳的輸出均為4個乘積項，14,15,16和17腳的輸出均為兩個乘積項，可見輸出或門陣列已經固定，不能再改變。而16個乘積項的輸入變量卻是可以選擇的，也就是圖中的水平線和垂直線的交點，可以通過編程決定是否連接，所以與門陣列是可編程的。根據需要用編程器完成乘積項輸入的連接，就可實現乘積之和表達式描述的組合邏輯功能。上一頁下一頁返回8.3可編程邏輯器件2.簡單寄存器型PAL簡單組合型PAL的輸出與系統(tǒng)時鐘無關，不能實現時序邏輯設計。而簡單寄存型PAL中還同時包含用以存儲狀態(tài)的觸發(fā)器，所以這類器件均有內部反饋，將觸發(fā)器的輸出反饋到陣列的輸入。其基本規(guī)格的區(qū)分，不僅有輸入端數目、每個輸出的乘積項數目，而且還有觸發(fā)器的數目。從圖8-18所示的PAL16R8的邏輯圖中可看出它有16個輸入，其中2,3,4,5,6,7,8,9腳為8個外輸入，另外8個則為內部反饋輸入。12,13,14,15,16,17,18,19腳為8個三態(tài)輸出，11腳為三態(tài)輸出使能端。每個輸出的乘積項均為808個D觸發(fā)器構成寄存器，1腳為各觸發(fā)器的時鐘端。上一頁下一頁返回8.3可編程邏輯器件由于觸發(fā)器的D端與或門輸出相接，所以當時鐘到來時，就可以將電路此刻的狀態(tài)存儲起來。觸發(fā)器的Q端接三態(tài)門提供輸出;端的輸出則反饋到陣列的輸入，作為輸入的一部分。所以各個乘積項中不僅包括8個外輸入，而且還包括8個反饋輸入。由此可見，這種器件在任一時刻的輸出不僅取決于當時的輸人，而且還取決于電路原來的狀態(tài)，即可實現時序邏輯功能。還有的器件的每個D觸發(fā)器的置位、復位、D輸入的極性、時鐘及三態(tài)門的使能端均可單獨編程，這樣使用起來更加靈活，還可實現異步時序邏輯功能。PAL配有專用的編程工具和相應的匯編語言及開發(fā)軟件，設計人員應根據具體情況，慎重地選用最合適的器件。這與早期PAL的手工開發(fā)方法相比有了較大改進。上一頁下一頁返回8.3可編程邏輯器件8.3.3通用陣列邏輯簡介雖然PAL給邏輯設計提供了較大的靈活性，但由于它采用的是熔絲工藝，一旦編程完成后，就不能再作修改。另外，PAL的輸出級采用固定的輸出結構，對不同輸出結構的需求只能通過選用不同型號的PAL來實現。通用陣列邏輯(GAL)是20世紀80年代推出的新型可編程邏輯器件，它的基本結構與PAL類似。不同之處是，GAL采用了一種稱為電可擦除CMOS(EECMOS)的工藝，并且它的輸出結構是可編程的。上一頁下一頁返回8.3可編程邏輯器件GAL按門列陣的可編程程度可以分為兩大類。一類是與PAL基本結構類似的普通型GAL器件，它的與門陣列是可編程的，或門陣列是固定連接的，如GAL16V8就是這一類器件;另一類是新一代GAL器件，它的與門陣列和或門陣列都是可編程的，如GAL39V18。GAL采用的高速EECMOS工藝，使用戶可以用電氣的方法在數秒內完成芯片的擦除和編程操作。另外，GAL的輸出結構采用的輸出邏輯宏單元(OLMC)是可編程的，用戶可以自行定義所需的輸出結構和功能。因此，一片GAL芯片可以反復編程使用數百次，并且一種型號的GAL器件可以兼容數十種PAL器件，這給開發(fā)工作帶來了極大的靈活性和方便性。加上GAL配有豐富的計算機輔助設計軟件，使它的應用得到了更廣泛的普及。上一頁下一頁返回8.3可編程邏輯器件8.3.4現場可編程門陣列邏輯電路簡介現場可編程門陣列電路(FPGA)，其結構類似于門陣列。但它屬于可編程邏輯器件，其集成度通常高于其他可編程邏輯器件。雖然FPGA的單位價格比同等性能的門陣列邏輯電路高，但它比門陣列電路具有更多的優(yōu)勢，其中包括用戶可編程性、開發(fā)周期短、費用低、成品發(fā)送和投放市場時間快。特別適用于開發(fā)初期和小批量生產的電子產品。從成本考慮，一般用量以數百只為宜，更多時應采用通用門陣列。上一頁下一頁返回8.3可編程邏輯器件FPGA是通用邏輯單元以格柵方式連接起來的集合體。典型的FPGA是利用短的、可編程和可尋址的連接線，將復雜程度從簡單的門電路到大的宏單元的各種邏輯單元連接起來。FPGA的編程方式有3種:CMOS-SRAM方式、非易失性存儲器方式和熔絲方式。其中以熔絲方式的集成度最高、速度最