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武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)課程設(shè)計(jì)任務(wù)書(shū)學(xué)生姓名:蔣立豪專業(yè)班級(jí):通信1303指導(dǎo)教師:陳適工作單位:信息工程學(xué)院題目:數(shù)字基帶信號(hào)傳輸碼型發(fā)生器設(shè)計(jì)初始條件:FPGA芯片(型號(hào)不限),ISE仿真軟件。要求完成的主要任務(wù):(包括課程設(shè)計(jì)工作量及技術(shù)要求,以及說(shuō)明書(shū)撰寫(xiě)等具體要求)要求每位選課同學(xué)提交一篇關(guān)于FPGA的應(yīng)用設(shè)計(jì)報(bào)告,選擇的FPGA芯片不限,選用的仿真工具不限。格式要求按照課程設(shè)計(jì)報(bào)告的標(biāo)準(zhǔn)格式完成,包括:常見(jiàn)的幾種基帶碼:1.單極性非歸零碼2.雙極性非歸零碼3.單極性歸零碼4.雙極性歸零碼5.差分碼6.交替極性碼7.分相碼8.編碼信號(hào)反轉(zhuǎn)碼指導(dǎo)教師簽名:年月日系主任(或責(zé)任教師)簽名:年月日武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)摘要數(shù)字通信是信息經(jīng)編碼變換處理后,以數(shù)字信號(hào)在信道上傳輸?shù)?,較之于模擬通信有很大的優(yōu)點(diǎn)。數(shù)字通信有基帶傳輸和頻帶傳輸兩種方式,而基帶傳輸系統(tǒng)在數(shù)字通信中有重要的代表性。在實(shí)際的基帶傳輸系統(tǒng)中,并不是所有類型的基帶電波形都能在信道中傳輸,因此,基帶傳輸?shù)膫鬏敶a型變換是傳輸過(guò)程的重要環(huán)節(jié),因此對(duì)于傳輸碼型的設(shè)計(jì)有一定的要求。了解常用碼型及存在的誤碼原因,對(duì)傳輸碼型進(jìn)行初步的研究。本文主要設(shè)計(jì)一個(gè)基于FPGA的數(shù)字基帶信號(hào)發(fā)生器,首先簡(jiǎn)要介紹了單極性非歸零碼、雙極性非歸零碼、單極性歸零碼、雙極性歸零碼、差分碼、交替極性碼、分相碼、傳號(hào)反轉(zhuǎn)碼等基帶碼的基本特點(diǎn),然后根據(jù)碼型轉(zhuǎn)換原理設(shè)計(jì)發(fā)生器模塊。由于EDA技術(shù)可以簡(jiǎn)化電路,集成多塊芯片,減小電路體積,所以程序采用VHDL進(jìn)行描述,并用ISE軟件仿真實(shí)現(xiàn)所有功能,最后將功能集成到FPGA上,并設(shè)計(jì)電路,產(chǎn)生的基帶碼穩(wěn)定、可靠,可滿足不同數(shù)字基帶系統(tǒng)傳輸需要。關(guān)鍵詞:數(shù)字通信,基帶傳輸,EDA,VHDL,F(xiàn)PGAI武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)AbstractDigitalcommunicationisinformationafterprocessing,transformcoding,todigitalsignaltransmissioninthechannel.Comparedwithanalogcommunicationhasgreatadvantages.Digitalcommunicationbasebandtransmissionandthetransmissionfrequencybandintwoways,andbasebandtransmissionsystemindigitalcommunicationhaveanimportantrepresentative.Intheactualbasebandtransmissionsystem,andnotalltypesofbasebandwaveformcantransmitinthechannel,therefore,basebandtransmissionofthetransmissioncodetransformationisanimportantlinkinthetransmissionprocess.Therefore,forthedesignofthetransmissioncodehascertainrequirements.Understandingofthecommonlyusedcodetypeandtheexistenceofthecausesoftheerror,thetransmissioncodetypeforapreliminarystudy.Inthispaper,thedesignofabasebanddigitalsignalgeneratorwithFPGAbasedon.Firstly,thispaperintroducestheunipolarNRZ,bipolarnonreturntozero(NRZ),unipolarreturntozero(NRZ),bipolarreturnzerocode,differentialcode,alternatingthecharacteristicsofcode,codephase,inversioncodesbasebandcode,thenaccordingtothecodeconversionprincipledesigngeneratormodule.TheEDAtechnologycansimplifythecircuit,integratedchip,reducingthesizeofthecircuit,sotheprogramusingVHDLdescription,andrealizedallthefunctionswiththeISEsoftwaresimulation,finallyfunctionsareintegratedintotheFPGA,andcircuitdesignofbasebandcodestable,reliable,satisfydifferentdigitalbasebandtransmissionsystemisrequired.:digitalcommunication,basebandtransmission,EDA,VHDL,FPGAKeywordsII武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)目錄摘要.................................................................................IAbstract.............................................................................II1前言.................................................................................12數(shù)字基帶信號(hào)........................................................................22.1數(shù)字基帶信號(hào)的碼型設(shè)計(jì)原則....................................................32.2非歸零碼(NRZ碼)..............................................................42.2.1單極性.................................................................42.2.2雙極性.................................................................42.3歸零碼(RZ碼).................................................................42.3.1單極性.................................................................52.3.2雙極性.................................................................52.4差分碼........................................................................52.5交替極性碼(AMI碼)............................................................62.6分相碼(曼徹斯特碼)............................................................72.7傳號(hào)反轉(zhuǎn)碼(CMI碼)............................................................73EDA概述.............................................................................83.1VHDL..........................................................................93.2FPGA..........................................................................94基帶碼發(fā)生器的設(shè)計(jì)原理.............................................................104.1基帶碼發(fā)生器的原理框圖.......................................................104.2碼型轉(zhuǎn)換原理.................................................................125軟件設(shè)計(jì)與仿真......................................................................135.1VHDL程序設(shè)計(jì)................................................................145.2軟件仿真及結(jié)果分析...........................................................185.2.1器件仿真結(jié)果...............................................................186總結(jié)與體會(huì).........................................................................237致謝...............................................................................24III武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)1前言按傳輸信號(hào)是模擬信號(hào)還是數(shù)字信號(hào),分為模擬通信系統(tǒng)和數(shù)字通信系統(tǒng);按傳輸信號(hào)是基帶信號(hào)還是頻帶信號(hào),分為基帶通信系統(tǒng)和頻帶(調(diào)制)通信系統(tǒng);如果傳輸?shù)氖菙?shù)字信號(hào),同時(shí)也是基帶信號(hào),則稱這種系統(tǒng)為“數(shù)字基帶通信系統(tǒng)”。實(shí)際的例子有:USB[1]。串口通信、局域網(wǎng)通信等等,主要用于近距離有線通信通信、RS232在研究基帶傳輸?shù)耐瑫r(shí),對(duì)傳輸碼型的研究也是必不可少的。常用的傳輸碼有單極性非歸零碼、雙極性非歸零碼、單極性歸零碼、雙極性歸零碼、差分碼、數(shù)字雙相碼、傳號(hào)反轉(zhuǎn)編碼(CMI碼)、密勒碼、傳號(hào)交替反轉(zhuǎn)碼、三階高密度雙極性碼等。在傳輸過(guò)程中碼型變換時(shí),易產(chǎn)生誤碼現(xiàn)象,導(dǎo)致信號(hào)輸出錯(cuò)誤。因此對(duì)碼型的研究更顯得尤為重要。數(shù)字傳輸系統(tǒng)中,傳輸對(duì)象通常是二元數(shù)字信息,而設(shè)計(jì)數(shù)字傳輸系統(tǒng)的基本考慮是選擇一組有限的離散的波形來(lái)表示數(shù)字信息。這些取值離散的波形可以是未經(jīng)調(diào)制的電信號(hào),也可以是調(diào)制后的信號(hào)。未經(jīng)調(diào)制的數(shù)字信號(hào)所占據(jù)的頻譜是從零域或很低頻率開(kāi)始,稱為數(shù)字基帶信號(hào)。不經(jīng)載波調(diào)制而直接傳輸數(shù)字基帶信號(hào)的系統(tǒng),稱為數(shù)字基帶傳輸系統(tǒng)。數(shù)字基帶傳輸系統(tǒng)方框圖如圖1-1所示。抽樣判決接受濾波信道信道信號(hào)器器基帶脈沖輸入輸出同步提取噪聲圖1-1數(shù)字基帶傳輸系統(tǒng)方框圖脈沖形成器:由于傳輸系統(tǒng)輸入端通常是碼元速率Rb碼元寬度Tb的二進(jìn)制脈序列(dk),由于這種單極性碼含有直流和低頻成分,而一般有線信道低頻特性比較差,很難傳輸零頻率附近的分量,因而單極性碼不太適合在信道中直接傳輸,需用脈沖形成器形成適合于信道傳輸中的各種碼型,如雙極性碼。1武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)發(fā)送濾波器:脈沖形成器輸出的碼型是以矩形脈沖為基礎(chǔ)的,這種碼型占有頻帶寬(含高頻分量),為了更適合信道傳輸?shù)纫?,用傳輸函?shù)HT(w)的發(fā)送濾波器使之變成平滑的波形。信道:信道是允許基帶信號(hào)通過(guò)的介質(zhì),通常為有線信道,如市話電纜、架空明線等。接收濾波器:傳輸函數(shù)為HR(w)接收濾波器的主要作用是濾除帶外噪聲,均衡信道特性,使輸出的基帶波形有利于采樣判決。抽樣判決器和碼元再生器:抽樣判決器是在傳輸特性不理想及噪聲背景下,在規(guī)定時(shí)刻(由位定時(shí)脈沖控制)對(duì)接收濾波器的輸出波形進(jìn)行抽樣判決,然后由碼元再生電路實(shí)現(xiàn)碼型反變換,以恢復(fù)或再生基帶信號(hào)。定時(shí)脈沖和同步提取電路:抽樣判決器在信道特性不理想及有噪聲干擾的情況下,正確恢復(fù)出原來(lái)的基帶信號(hào),須同步提取電路完成從接收濾波器的輸出信號(hào)中提取定時(shí)脈沖,從而保證收發(fā)兩端的碼元一一對(duì)應(yīng)實(shí)現(xiàn)同步[1]。目前,雖然數(shù)字基帶傳輸?shù)膽?yīng)用不是很廣泛,但對(duì)于基帶傳輸系統(tǒng)的研究仍然十分有意義,主要是因?yàn)椋?、在利用對(duì)稱電纜構(gòu)成的近程數(shù)據(jù)通信系統(tǒng)中廣泛采用了這種傳輸方式;2、隨著數(shù)字通信技術(shù)的發(fā)展,基帶傳輸方式也有迅速發(fā)展的趨勢(shì);3、基帶傳輸中包含帶通傳輸?shù)脑S多基本問(wèn)題;4、任何一個(gè)采用線性調(diào)制的帶通傳輸系統(tǒng),可以等效為一個(gè)基帶傳輸系統(tǒng)。2數(shù)字基帶信號(hào)基帶傳輸是最基本的數(shù)據(jù)傳輸方式,即按數(shù)據(jù)波的原樣,不包含任何調(diào)制,在數(shù)字通信的信道上直接傳送數(shù)據(jù)?;鶐鬏敳贿m于傳輸語(yǔ)言、圖像等信息。目前大部分微機(jī)局域網(wǎng),包括控制局域網(wǎng),都是采用基帶傳輸方式的基帶網(wǎng)?;鶐ЬW(wǎng)的特點(diǎn)是:信號(hào)按位流形式傳輸,整個(gè)系統(tǒng)不用調(diào)制解調(diào)器,降低了價(jià)格;傳輸介質(zhì)較寬帶網(wǎng)便宜;可以達(dá)到較高的數(shù)據(jù)傳輸速率(目前一般為10~100Mb/s),但其傳輸距離一般不超過(guò)25km,傳輸距離越長(zhǎng),質(zhì)量越低;基帶網(wǎng)中線路工作方式只能為半雙工方式或單工方式。2武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)基帶系統(tǒng)的工作原理:信源是不經(jīng)過(guò)調(diào)制解調(diào)的數(shù)字基帶信號(hào),信源在發(fā)送端經(jīng)過(guò)發(fā)送濾波器形成適合信道傳輸?shù)拇a型,經(jīng)過(guò)含有加性噪聲的有線信道后,在接收端通過(guò)接收濾波器的濾波去噪,由抽樣判決器進(jìn)一步去噪恢復(fù)基帶信號(hào),從而完成基帶信號(hào)的傳輸?;鶐鬏敃r(shí),通常對(duì)數(shù)字信號(hào)進(jìn)行一定的編碼,數(shù)據(jù)編碼常用3種方法:非歸零碼NRZ、曼徹斯特編碼和差動(dòng)曼徹斯特編碼。后兩種編碼不含直流分量,包含時(shí)鐘脈沖,便于雙方自同步,因此,得到了廣泛的應(yīng)用。數(shù)字基帶信號(hào),是信源發(fā)出的、未經(jīng)調(diào)制或頻譜變換、直接在有效頻帶與信號(hào)頻譜相對(duì)應(yīng)的信道上傳輸?shù)臄?shù)字信號(hào),是消息代碼的電波形,是用不同的電平或脈沖來(lái)表示相應(yīng)的消息代碼。數(shù)字基帶信號(hào)的類型很多,常見(jiàn)的有矩形脈沖,三角波、高斯脈沖和升余弦脈沖等。最常用的是矩形脈沖,因?yàn)榫匦蚊}沖易于形成和變換。數(shù)字基帶信號(hào)是數(shù)字信息的一種表現(xiàn)形式,被用于數(shù)字基帶傳輸系統(tǒng)??梢杂貌煌妷夯螂娏鞯拇a來(lái)表示基帶碼。不同形式的基帶碼具有不同的頻譜結(jié)構(gòu),合理地設(shè)計(jì)基帶碼是基帶傳輸首先要考慮的問(wèn)題。2.1數(shù)字基帶信號(hào)的碼型設(shè)計(jì)原則(1)傳輸碼型的功率譜中應(yīng)不含直流分量,同時(shí)低頻分量要盡量少:滿足這種要求的原因是PCM端機(jī)、再生中繼器與電纜線路相互連接時(shí),需要安裝變量器,以便實(shí)現(xiàn)遠(yuǎn)端供電(因設(shè)置無(wú)人站)以及平衡電路與不平衡電路的連接。(2)傳輸碼型的功率譜中高頻分量應(yīng)盡量少:這是因?yàn)橐粭l電纜中包含有許多線對(duì),線對(duì)間由于電磁感應(yīng)會(huì)引起串音,且這種串音隨頻率的升高而加劇。(3)便于定時(shí)時(shí)鐘的提取:傳輸碼型功率譜中應(yīng)含有定時(shí)鐘信息,以便再生中繼器或接收端能提取必需的定時(shí)鐘信息。(4)傳輸碼型應(yīng)具有一定的檢測(cè)誤碼能力:數(shù)字信號(hào)在信道中傳輸時(shí),由于各種因素的影響,有可能產(chǎn)生誤碼,若傳輸碼型有一定的規(guī)律性,那么就可根據(jù)這一規(guī)律性來(lái)檢測(cè)是否有誤碼,即做到自動(dòng)監(jiān)測(cè),以保證傳輸質(zhì)量。(5)對(duì)信源統(tǒng)計(jì)依賴性最小:信道上傳輸?shù)幕鶐鬏敶a型應(yīng)具有對(duì)信源統(tǒng)計(jì)依賴最小的特性,即對(duì)信源經(jīng)信源編碼后,直接轉(zhuǎn)換的數(shù)字信號(hào)的類型不應(yīng)有任何限制(例如“1”和“0”出現(xiàn)的概率及連“0”多少等)。(6)要求碼型變換設(shè)備簡(jiǎn)單、易于實(shí)現(xiàn);由信息源直接轉(zhuǎn)換的數(shù)字信號(hào)不適合于直接在電纜信道中傳輸,需經(jīng)碼型變換設(shè)備轉(zhuǎn)換成適合于傳輸?shù)拇a型,要求碼型變換設(shè)備要簡(jiǎn)單、易于實(shí)現(xiàn)[5]。3武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)2.2非歸零碼(NRZ碼)非歸零碼分為兩種,即單極性和雙極性。2.2.1單極性常記作NRZ。在二元碼中用高電平A和低電平(常為零電平)分別表示二進(jìn)制信息“1”和“0”,在整個(gè)碼元期間電平保持不變。特點(diǎn):○1有直流分量○2連“0”或連“1”時(shí)不能直接提取位同步信息○3在信道上占用頻帶較窄○4發(fā)送能量大,利于提高收端信噪比○5對(duì)信道特性變化比較敏感單極性非歸零碼圖2-1雙極性2.2.2在二元碼中用正電平和負(fù)電平分別表示“1”和“0”。整個(gè)碼元期間電平保持不變。在這種碼型中不存在零電平。但當(dāng)“1”和“0”出現(xiàn)概)當(dāng)“1”和“0”數(shù)目各占一半時(shí)無(wú)直流分量,特點(diǎn):(1)連“0”或連“1”時(shí)42()可在電纜等無(wú)接地線上傳輸。(率不相等時(shí),仍有直流成份。)對(duì)信道特性變化不敏感。(4仍不能直接提取位同步信息。雙極性非歸零碼圖2-2)碼(RZ2.3歸零碼歸零碼也分為兩種,即單極性和雙極性。4武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)2.3.1單極性與單極性非歸零碼不同,發(fā)送“1”時(shí)在整個(gè)碼元期間高電平只持續(xù)一段時(shí)間,在碼元的其余時(shí)間內(nèi)則返回到零電平,即此方式中,在傳送“1”碼時(shí)發(fā)送一個(gè)寬度小于碼元持續(xù)時(shí)間的歸零脈沖;傳送“0”碼時(shí)不發(fā)送脈沖。其特征是所用脈沖寬度比碼元寬度窄。主要優(yōu)點(diǎn)是可以直接提取同步信號(hào)。單極性歸零碼脈沖間隔明顯,有利于減小碼元間的波形干擾和提取同步時(shí)鐘信息,但由于脈寬窄,碼元能量小,匹配接收時(shí)的輸出信噪比要比NRZ碼低。單極性歸零碼2-3圖雙極性2.3.2這種傳輸碼與單極性歸零碼相似,都是脈沖的持續(xù)時(shí)間小于碼元寬度,并且都是在碼”碼分別是用正、負(fù)兩”碼與“0“元時(shí)間內(nèi)回到零值。與單極性歸零碼不同的是,1種電平來(lái)表示。由于相鄰脈沖之間必有零電平區(qū)域存在,因此,在接收端根據(jù)接收波形歸的信息已接收完畢,以便準(zhǔn)備下一比特信息的接收。正負(fù)脈沖的前沿于零電平便知道1b起了啟動(dòng)信號(hào)的作用,后沿起了終止信號(hào)的作用,有利于接收端提取定時(shí)信號(hào)。因此可以保持正確的比特同步,即收發(fā)之間無(wú)需特別定時(shí),且各符號(hào)獨(dú)立地構(gòu)成起止方式。此方式[5]也叫做自同步方式。雙極性歸零碼2-4圖差分碼2.4差分碼利用前后碼元電平的相對(duì)極性變化來(lái)傳送信息,又稱為相對(duì)碼。這種傳輸”碼,而是用脈沖波的電”碼與“碼不是用脈沖本身的電平高低來(lái)表示二進(jìn)制代碼的“105武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)平變化來(lái)表示碼元的取值,即當(dāng)碼元的取值為“1”時(shí),脈沖波的電平變化一次;而當(dāng)碼元的取值為“0”時(shí),脈沖波的電平不變。[6]這種方式的特點(diǎn)是,即使接收端收到的碼元極性與發(fā)送端的完全相反,也能正確進(jìn)行判決。采用這種波形傳送二進(jìn)制代碼時(shí),可以消除設(shè)備初態(tài)的影響,尤其對(duì)于調(diào)相系統(tǒng)來(lái)說(shuō),可以有效地消除解調(diào)時(shí)相位模糊的問(wèn)題。[10]2-5差分碼圖)(AMI碼2.5交替極性碼建議碼名稱較多,如雙極方式碼、平衡對(duì)稱碼、傳號(hào)交替反轉(zhuǎn)碼等。他是CCITTAMI”碼由正、負(fù)極作為基帶傳輸系統(tǒng)中的傳輸碼型之一。編碼規(guī)則是,二進(jìn)制代碼中的“1”碼由零電平表示。0性交替的脈沖表示,其脈寬等于碼元周期的一半;二進(jìn)制代碼中的“”碼發(fā)送1此方式是單極性方式的變形,即把單極性方式中的“0”碼與零電平對(duì)應(yīng),而“故(極性交替的正、負(fù)電平。這種碼型實(shí)際上把二進(jìn)制脈沖序列變成為三電平的符號(hào)序列”碼不等概條件下也無(wú)直流成分,且零頻附近“01),其優(yōu)點(diǎn)如下:在“”、叫偽三元信號(hào)低頻分量小,因此對(duì)具有變壓器或其他交流耦合的傳輸信道來(lái)說(shuō),不易受到隔直特性的影響;若接收端收到的碼元極性與發(fā)送端完全相反也能正確判決;只要進(jìn)行全波整流就可以變?yōu)閱螛O性碼,如果交替極性碼是歸零的,變?yōu)閱螛O性歸零碼后就可以提取同步信號(hào)。由”碼的情況時(shí),0于這些優(yōu)點(diǎn),因此他是最常用的碼型之一。但當(dāng)傳輸信息中存在長(zhǎng)連“這種傳輸碼將會(huì)由于長(zhǎng)時(shí)間不出現(xiàn)電平跳變,從而給接收端在提取定時(shí)信號(hào)時(shí)帶來(lái)困難。輸出均AMI”碼時(shí)”碼過(guò)多時(shí)提取定時(shí)信號(hào)有困難。0[7]這是因?yàn)樵谶B“0碼在連“AMI”碼時(shí)提取的位同步”碼這段時(shí)間內(nèi)無(wú)法提取同步信號(hào),而前面非連“00為零電平,連“信號(hào)又不能保持足夠的時(shí)間。這是這種傳輸碼的不足之處。6武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)交替極性碼圖2-6)(曼徹斯特碼2.6分相碼”碼用正、1這種碼型的特點(diǎn)是每個(gè)碼元用兩個(gè)連續(xù)極性相反的脈沖表示。如“”碼用負(fù)、正脈沖表示。這種碼型不論信號(hào)的統(tǒng)計(jì)關(guān)系如何,均完全消除0負(fù)脈沖表示,“”的情況下都能顯示0了直流分量,且有較尖銳的頻譜特性。同時(shí)這種碼在連“1”和連“碼元間隔,這有利于接收端提取碼同步信號(hào)。該碼在本地局域網(wǎng)中常被使用。分相碼圖2-7)(CMI碼2.7傳號(hào)反轉(zhuǎn)碼他的基本適合于光信道傳輸?shù)拇a型之一。是由碼)CCITT建議、傳號(hào)反轉(zhuǎn)碼(CMI設(shè)想碼是一CMI是將原來(lái)二進(jìn)制代碼序列中的一位碼變?yōu)閮晌淮a,以增加信號(hào)的富裕度。種二”表示;”和“”碼交替地用“1100元碼。其具體的編碼規(guī)則是:二進(jìn)制代碼中的“1碼的特點(diǎn)是電平隨二進(jìn)制數(shù)碼依次跳變,因而便于01”表示。CMI“0”碼則固定地用“恢復(fù)定時(shí)信號(hào),尤其當(dāng)用負(fù)跳變直接提取定時(shí)信號(hào)時(shí),不會(huì)產(chǎn)生相位不確定問(wèn)題,具有檢[8]”“10種碼組,01”、“”這3而沒(méi)有11、00只有測(cè)錯(cuò)誤的能力。因?yàn)樵谶@種傳輸碼中,“”“脈CCITT推薦為PCM(該碼已被因此,這一碼組。接收端可根據(jù)這一特性對(duì)接收碼進(jìn)行檢錯(cuò)。)4沖編碼調(diào)制次群的接口碼型。在光纜傳輸系統(tǒng)中有時(shí)也用做線路傳輸碼型。7武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)2-8傳號(hào)反轉(zhuǎn)碼圖3EDA概述一直在積極探索新的電子國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家,年代,20世紀(jì)90電路設(shè)計(jì)方法,并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革,取得了巨大成功。在電子)的應(yīng)用,已得到廣泛的普及,這些器件FPGA技術(shù)設(shè)計(jì)領(lǐng)域,可編程邏輯器件(如CPLD、為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu),從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改技術(shù)的迅速發(fā)展。變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念,促進(jìn)了EDA9020世紀(jì)是電子設(shè)計(jì)自動(dòng)化(EDAElectronicDesignAutomation)的縮寫(xiě),在)和計(jì)CATCAM)、計(jì)算機(jī)輔助測(cè)試()年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD、計(jì)算機(jī)輔助制造(EDAEDA技術(shù)就是以計(jì)算機(jī)為工具,設(shè)計(jì)者在CAE算機(jī)輔助工程()的概念發(fā)展而來(lái)的。完成設(shè)計(jì)文件,然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化HDL軟件平臺(tái)上,用硬件描述語(yǔ)言簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真,直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映技術(shù)的出現(xiàn),極大地提高了電路設(shè)計(jì)的效率和可靠性,減輕了射和編程下載等工作。EDA設(shè)計(jì)者的勞動(dòng)強(qiáng)度。8武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)3.1VHDLVHDL語(yǔ)言是美國(guó)國(guó)防部于20世紀(jì)80年代后期,出于軍事工業(yè)的需要開(kāi)發(fā)的。1984年VHDL被IEEE確定為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言。1993年IEEE對(duì)VHDL進(jìn)行了修訂,增加了部分新的VHDL命令與屬性,增強(qiáng)了對(duì)系統(tǒng)的描述能力,并公布了新版本的VHDL,即IEEE標(biāo)準(zhǔn)的1076-1993版本。VHDL已經(jīng)成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn),得到眾多EDA公司的支持,越來(lái)越多的硬件設(shè)計(jì)者使用VHDL描述數(shù)字系統(tǒng)。VHDL涵蓋面廣,抽象描述能力強(qiáng),支持硬件的設(shè)計(jì),驗(yàn)證,綜合與測(cè)試。VHDL能在多個(gè)級(jí)別上對(duì)同一邏輯功能進(jìn)行描述如可以在寄存器級(jí)別上對(duì)電路的組成結(jié)構(gòu)進(jìn)行描述,也可以在行為描述級(jí)別上對(duì)電路的功能與性能進(jìn)行描述。無(wú)論哪種級(jí)別的描述,都可以利用綜合工具將描述轉(zhuǎn)化為具體的硬件結(jié)構(gòu)。VHDL的基本結(jié)構(gòu)包含有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體,而完整的VHDL結(jié)構(gòu)還包括[9]各種硬件描述語(yǔ)言中,VHDL的抽象描述能力最強(qiáng),因此運(yùn)用配置程序包與庫(kù)。VHDL進(jìn)行復(fù)雜電路設(shè)計(jì)時(shí),往往采用自頂向下結(jié)構(gòu)化的設(shè)計(jì)方法。VHDL語(yǔ)言是一種高級(jí)描述語(yǔ)言,適用于電路高級(jí)建模,綜合的效率和效果較好。Verilog-HDL語(yǔ)言是一種低級(jí)的描述語(yǔ)言,適用于描述門級(jí)電路,容易控制電路資源,但其對(duì)系統(tǒng)的描述能力不如VHDL語(yǔ)言。3.2FPGA可編程邏輯器件(簡(jiǎn)稱PLD)是一種由用戶編程來(lái)實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。它不僅速度快,集成度高,能夠完成用戶定義的邏輯功能外,還可以加密和重新定義編程,其允許編程次數(shù)可多達(dá)上萬(wàn)次。使用可編程邏輯器件可大大簡(jiǎn)化硬件系統(tǒng),降低成本,提高系統(tǒng)的可靠性,靈活性。因此,自20世紀(jì)70年代問(wèn)世以后,就受到廣大工程人員的青睞,被廣泛應(yīng)用于工業(yè)控制,通信設(shè)備,智能儀表,計(jì)算機(jī)硬件和醫(yī)療電子儀器等多個(gè)領(lǐng)域。[1]目前,PLD主要分為FPGA(現(xiàn)場(chǎng)可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)兩大類。FPGA和CPLD最明顯的特點(diǎn)是高集成度,高速度和高可靠性。高速度表現(xiàn)在其時(shí)鐘延時(shí)可小至納秒級(jí),結(jié)合并行工作方式,在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有著非常廣闊的應(yīng)用前景;其高可靠性和高集成度表現(xiàn)在幾乎可將整個(gè)系統(tǒng)集成于同一芯片中,實(shí)現(xiàn)所謂片上系統(tǒng),從而大大縮小了系統(tǒng)體積,也易于管理和屏蔽。Altera公司是世界上最大的可編程邏輯器件供應(yīng)商之一。其主要產(chǎn)品MAX7000/9000,F(xiàn)LEX10K,APEX20K,ACEX1K,Stratix,Cyclone等系列。Altera公司在20世紀(jì)90年代以后發(fā)展很快,業(yè)界普遍認(rèn)為其開(kāi)發(fā)工具M(jìn)AX+plusⅡ是最成功的EDA開(kāi)發(fā)平臺(tái)之一,QuartusⅡ是MAX+plusⅡ的升級(jí)版本。Xilinx公司是FPGA的發(fā)明者,其產(chǎn)品種類較全,主要有XC9500/4000,Spartan,Virtex,Coolrunner(XPLA3)等。Xilinx公司是與Altera公司齊名的可編程邏輯器件供應(yīng)商,在歐洲用Xilinx器件的人多,在日本和亞太地區(qū)用9武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)Altera器件的人多,在美國(guó)則是平分秋色。全球PLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的??梢灾v,Altera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。Lattice公司是ISP(在系統(tǒng)可編程)技術(shù)的發(fā)明者,其主要產(chǎn)品ispL2000/5000/8000,MACH4/5,ispMACH4000等。與Altera公司和Xilinx公司相比,Lattice的開(kāi)發(fā)工具略[2]Lattic比較有特色。FPGA的競(jìng)爭(zhēng)力也不夠強(qiáng),但其中小規(guī)模PLDPLD遜一籌,大規(guī)模,e于1999年推出可編程模擬器件,現(xiàn)已成為全球第三大可編程邏輯器件供應(yīng)商。Actel公司是反熔絲(一次性編程)PLD的領(lǐng)導(dǎo)者。由于其PLD具有抗輻射,耐高低溫,功耗低和速度快等優(yōu)良品質(zhì),在軍工產(chǎn)品和宇航產(chǎn)品上有較大優(yōu)勢(shì),而Altera和Xilinx公司則[3]一般不涉足軍品和宇航市場(chǎng)。4基帶碼發(fā)生器的設(shè)計(jì)原理4.1基帶碼發(fā)生器的原理框圖雙極性的碼形需要數(shù)字部分和模擬電路來(lái)共同實(shí)現(xiàn),對(duì)雙極性的信號(hào)如雙極性歸零碼、交替極性碼碼形輸出時(shí)引入正負(fù)極性標(biāo)志位,而對(duì)雙極性非歸零碼和差分碼碼形輸出時(shí)由低電平表示負(fù)極性。[4]基帶碼發(fā)生器的原理框圖如圖4-1所示:10武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)圖4-1基帶碼發(fā)生器的原理框圖基帶碼發(fā)生器外部接口引腳圖圖4-2二進(jìn)制數(shù)據(jù)輸入端;Dat:系統(tǒng)時(shí)鐘輸入端;:Clk:始能信號(hào)輸入端;Start:交替極性碼碼形輸出端;0)(AMI)1:正負(fù)極性標(biāo)志位輸出端;AMI():雙極性信號(hào)碼形輸出端;SRZ(0:正負(fù)極性標(biāo)志位輸出端;(1)SRZ:差分碼碼形輸出端;CFMCMI:編碼信號(hào)反轉(zhuǎn)碼碼形輸出端;:?jiǎn)螛O性歸零碼碼形輸出端;DRZFXM:分相碼(曼徹斯特碼)碼形輸出端;:?jiǎn)螛O性非歸零碼碼形輸出端;NRZ11武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)4.2碼型轉(zhuǎn)換原理碼型轉(zhuǎn)換的原理如表一所示,其中高位為正負(fù)極性標(biāo)志位,其中高電平表示負(fù)極性,低電平表示正極性。表4-1碼型轉(zhuǎn)換原理高電平低電平高位低位高位低位NRZ高電平低電平SRZ低電平高電平DRZSRZ低電平12武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)CMICFMNOT(SRZ)FXMSRZNOT(SRZ)AMINOT(CFM)CFM&SRZNOT(CFM)低電平CFMNOT(CFM)保持不變軟件設(shè)計(jì)與仿真5進(jìn)行模擬仿真。的編程,使用首先由碼型的編碼原則實(shí)現(xiàn)VHDLISE13武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)5.1VHDL程序設(shè)計(jì)程序如下:--文件名:HS_UJDM--功能:基于VHDL硬件描述語(yǔ)言,產(chǎn)生常用基帶碼--最后修改日期:1.常用基帶碼發(fā)生器程序--文件名:HS_UJDM--功能:基于VHDL硬件描述語(yǔ)言,產(chǎn)生常用基帶碼--最后修改日期:libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityHS_UJDMis14武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)Port(clk:instd_logic;--系統(tǒng)時(shí)鐘Start:instd_logic;--始能信號(hào)dat:instd_logic_vector(15downto0);--二進(jìn)制數(shù)據(jù)輸入端NRZ:outstd_logic;--非歸零信號(hào)輸出端DRZ:outstd_logic;--單極性歸零信號(hào)輸出端SRZ:outstd_logic_vector(1downto0);--雙極性歸零信號(hào)輸出端AMI:outstd_logic_vector(1downto0);--交替極性信號(hào)輸出端CFM:outstd_logic;--差分信號(hào)輸出端CMI:outstd_logic;--編碼信號(hào)反轉(zhuǎn)碼信號(hào)輸出端FXM:outstd_logic);--分相碼(曼徹斯特碼)信號(hào)輸出端endHS_UJDM;architectureBehavioralofHS_UJDMisbeginprocess(clk,start)variablelatch_dat:std_logic_vector(15downto0);--十六位二進(jìn)制信號(hào)鎖存器15武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)variablelatch_sig:std_logic;--高位信號(hào)鎖存器variablelatch_cfm:std_logic;--差分碼信號(hào)寄存器variablelatch_cnt:std_logic;--基帶碼同步信號(hào)variablecount_fri:integerrange0to8;--分頻計(jì)數(shù)器(碼寬定義)variablecount_mov:integerrange0to16;--移位計(jì)數(shù)器beginifstart='0'thenlatch_cnt:='0';--異步復(fù)位latch_cfm:='0';latch_sig:='0';count_fri:=7;count_mov:=16;--異步置位latch_dat:=elsifrising_edge(clk)thencount_fri:=count_fri+1;--分頻計(jì)數(shù)器+1ifcount_fri=8thencount_fri:=0;--計(jì)數(shù)到8ifcount_mov<16thencount_mov:=count_mov+1;--移位計(jì)數(shù)器+1latch_sig:=latch_dat(15);--二進(jìn)制碼高位移入latch_sig中l(wèi)atch_dat:=latch_dat(14downto0)&'0';--二進(jìn)制數(shù)據(jù)向高位移動(dòng)一位,低位補(bǔ)零16武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)elselatch_dat:=dat;count_mov:=0;--載入下一輪將發(fā)送的數(shù)據(jù)latch_cfm:='0';latch_sig:='0';latch_cnt:='0';--寄存器復(fù)位endif;iflatch_sig='1'thenlatch_cfm:=not(latch_cfm);--差分碼信號(hào)寄存器中信號(hào)取反endif;endif;--基帶碼同步信號(hào)的占空比調(diào)節(jié)ifcount_fri<4thenlatch_cnt:='1';elselatch_cnt:='0';endif;endif;碼形轉(zhuǎn)換部分----非歸零碼信號(hào)NRZ<=latch_sig;單極性歸零碼信號(hào)--DRZ<=latch_sigandlatch_cnt;--雙極性歸零碼信號(hào)SRZ(0)<=latch_cnt;SRZ(1)<=not(latch_sig);表示負(fù)極性=‘1')1(--SRZ17武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)AMI(0)<=latch_sigandlatch_cnt;--極性交替碼信號(hào)AMI(1)<=not(latch_cfm);--AMI(1)=‘1'表示負(fù)極性CFM<=latch_cfm;--差分碼信號(hào)FXM<=latch_cntxnorlatch_sig;--分相碼信號(hào)--編碼信號(hào)反轉(zhuǎn)碼iflatch_sig='1'thenCMI<=latch_cfm;elseCMI<=not(latch_cnt);endif;endprocess;endBehavioral;5.2軟件仿真及結(jié)果分析器件仿真結(jié)果5.2.1Dat:二進(jìn)制數(shù)據(jù)輸入端;系統(tǒng)時(shí)鐘輸入端;:Clk:始能信號(hào)輸入端;Start圖:交替極性碼碼形輸出端;)(AMI05.1RTL模型(AMI)1:正負(fù)極性標(biāo)志位輸出端;18武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)SRZ(0):雙極性信號(hào)碼形輸出端;SRZ(1):正負(fù)極性標(biāo)志位輸出端;CFM:差分碼碼形輸出端;CMI:編碼信號(hào)反轉(zhuǎn)碼碼形輸出端;DRZ:?jiǎn)螛O性歸零碼碼形輸出端;FXM:分相碼(曼徹斯特碼)碼形輸出端;NRZ:?jiǎn)螛O性非歸零碼碼形輸出端;5.2.2綜合仿真圖圖5.2綜合仿真圖19武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)5.2.2波型仿真結(jié)果1)全零碼仿真結(jié)果全零碼波型仿真結(jié)果圖5.3到來(lái)一個(gè)高電平時(shí),開(kāi)始編碼。在第一個(gè)同步信號(hào)到來(lái)時(shí)寄存如圖所示當(dāng)start器載入外部十六位數(shù)據(jù),之后每來(lái)一個(gè)同步信號(hào)則將寄存器中最高位送出,碼形轉(zhuǎn)換器開(kāi)始工作,將轉(zhuǎn)換后的碼形由相應(yīng)的端口輸出,與此同時(shí)十六位寄存器中的低十五位數(shù)據(jù)向0DRZ輸出為全輸出為全0碼,0高位移動(dòng)一位并且低位補(bǔ)零。輸入數(shù)據(jù)為全碼時(shí),NRZ碼,1跳變一次為一個(gè)碼元,SRZ1正負(fù)極性標(biāo)志位輸出端為全碼,SRZ0作為位同步信號(hào),AMI01碼,,AMI1作為正負(fù)極性標(biāo)志位輸出端,為全為為1碼對(duì)應(yīng)SRZ10,0碼對(duì)應(yīng)SRZ11編碼信號(hào)CMI0碼,CFM作為交替極性碼碼形輸出端,為全0碼,差分碼碼形輸出端為全:分FXM碼,驗(yàn)證了01CMI碼“0”碼固定地用“01”表示,反轉(zhuǎn)碼碼形輸出端交替輸出碼,驗(yàn)證了曼徹斯特碼的“0”碼用負(fù)、正脈沖表示,全相碼(曼徹斯特碼)碼形輸出01零碼波型仿真結(jié)果符合各種碼的編碼規(guī)則。20武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)2)全1碼仿真結(jié)果碼波型仿真結(jié)果5.4全1圖在第一個(gè)同步信號(hào)到來(lái)時(shí)寄存器載入開(kāi)始編碼。start到來(lái)一個(gè)高電平時(shí),如圖所示當(dāng)碼形轉(zhuǎn)換器開(kāi)始工作,之后每來(lái)一個(gè)同步信號(hào)則將寄存器中最高位送出,外部十六位數(shù)據(jù),將轉(zhuǎn)換后的碼形由相應(yīng)的端口輸出,與此同時(shí)十六位寄存器中的低十五位數(shù)據(jù)向高位移動(dòng)150%的全1輸出為全碼,DRZ輸出為占空比為一位并且低位補(bǔ)零。輸入數(shù)據(jù)為全0碼時(shí),NRZSRZ11碼對(duì)應(yīng)對(duì)應(yīng)輸出為全0碼,SRZ0碼,作為位同步信號(hào),跳變一次為一個(gè)碼元,SRZ1作為AMI11碼,AMI01,作為交替極性碼碼形輸出端,占空比為50%的全SRZ1為0,0碼對(duì)應(yīng)為CFM0101010101010101,表明輸出為正負(fù)極性交替的碼,正負(fù)極性標(biāo)志位輸出端,輸出為00和編碼信號(hào)反轉(zhuǎn)碼碼形輸出端交替輸出碼,CMI11差分碼碼形輸出為101010101010101010:分相碼(曼徹斯特碼)碼形輸出表示,11或00FXM”碼固定地用碼“碼,驗(yàn)證了CMI1碼波型仿真結(jié)果符合各種碼的編碼碼,驗(yàn)證了曼徹斯特碼的“0”碼用正、脈沖表示,全1規(guī)則。21武漢理工大學(xué)《FPGA原理與應(yīng)用》課程設(shè)計(jì)3)1100111010100011碼仿真結(jié)果碼波型仿真結(jié)果圖5.51100111010100011在第一個(gè)同步信號(hào)到來(lái)時(shí)寄存器載入開(kāi)始編碼。如圖所示當(dāng)start到來(lái)一個(gè)高電平時(shí),碼形轉(zhuǎn)換器開(kāi)始工作,之后每來(lái)一個(gè)同步信號(hào)則將寄存器中最高位送出,外部十六位數(shù)據(jù),將轉(zhuǎn)換后的碼形由相應(yīng)的端口輸出,與此同時(shí)十六位寄存器中的低十五位數(shù)據(jù)向高位移動(dòng)輸出為DRZ1100111010100011碼,一位并且低位補(bǔ)零。輸入數(shù)據(jù)為全0碼時(shí),NRZ輸出為全SRZ1作為位同步信號(hào),跳變一次為一個(gè)碼元,110011101010001150%的碼,SRZ0占空比為作為交替極性AMI0為SRZ11,碼,00110001
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