現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法和流程

1、現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法專業(yè)：電力電子與電力傳動(dòng)學(xué)號(hào)：4004姓名：劉 滔摘 要隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、工業(yè)自動(dòng)化、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中，EDA技術(shù)的含量正以驚人的速度上升，它已成為當(dāng)今電子技術(shù)發(fā)展的前沿之一?，F(xiàn)代社會(huì)電子產(chǎn)品更新?lián)Q代的速度越來越快，傳統(tǒng)的自下而上(Bottom-Up)的設(shè)計(jì)方法越來越適應(yīng)不了這種挑戰(zhàn)。隨著可編程邏輯器件集成規(guī)模的迅速擴(kuò)大，自身功能的不斷完善，以及計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)的不斷發(fā)展，在現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域，EDA(Electronic Design Automation)技術(shù)便引起了人們的極大關(guān)注。設(shè)計(jì)者的工作僅限于利

2、用軟件的方式來完成對(duì)系統(tǒng)硬件功能的描述。相應(yīng)的FPGA/CPLD器件，在EDA工具的幫助下，就可以得到最后的設(shè)計(jì)結(jié)果。本文首先闡述了EDA技術(shù)的基本概念、發(fā)展過程和基本特征，最后著重分析EDA技術(shù)在兩個(gè)不同層次上的工作流程，即電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)，引入了一種自頂向下的高層次電子設(shè)計(jì)方法。關(guān)鍵詞：設(shè)計(jì)方法 電子系統(tǒng)設(shè)計(jì) EDA1、 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的概述 EDA（Electronic Design Automation）工程是現(xiàn)代電子信息工程領(lǐng)域中一門發(fā)展迅速的新技術(shù)。EDA的定義有廣義和狹義之分，廣義定義EDA包括半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化、可編程器件設(shè)計(jì)自動(dòng)化、電子系統(tǒng)設(shè)計(jì)自動(dòng)化、印制電路板設(shè)計(jì)

3、自動(dòng)化、仿真與測(cè)試故障診斷自動(dòng)化等。狹義定義的EDA就是電子設(shè)計(jì)自動(dòng)化。EDA技術(shù)主要有四個(gè)方面：1、可編程邏輯器件，即應(yīng)用EDA技術(shù)完成電子系統(tǒng)設(shè)計(jì)的載體；2、硬件描述語言（VHDL 或者 Verilog）。它用來描述系統(tǒng)的結(jié)構(gòu)和功能，是EDA的主要表達(dá)手段；3、配套的軟件工具。它用來完成電子系統(tǒng)的智能化設(shè)計(jì)；4、實(shí)驗(yàn)開發(fā)系統(tǒng)。在整個(gè)EDA設(shè)計(jì)電子系統(tǒng)的過程中，實(shí)驗(yàn)開發(fā)系統(tǒng)是實(shí)現(xiàn)可編程器件下載和驗(yàn)證的工具， 現(xiàn)代EDA技術(shù)是20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)、輔助制造和輔助測(cè)試等工程概念發(fā)展而來的。它的成熟主要經(jīng)歷了三個(gè)階段，即： 計(jì)算機(jī)輔助設(shè)計(jì)（CAD，Computer Aided Des

4、ign）計(jì)算機(jī)輔助工程設(shè)計(jì)（CAED，Computer Aided Engineering Design）電子設(shè)計(jì)自動(dòng)化（EDA，Electronic System DesignAutomation）。 EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與EDA基本特征有關(guān)的幾個(gè)概念。1“自頂向下”的設(shè)計(jì)方法10年前，電

5、子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。高層次設(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。

6、2ASIC設(shè)計(jì)現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè)電子系統(tǒng)可能由數(shù)萬個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用ASIC芯片進(jìn)行設(shè)計(jì)。ASIC按照設(shè)計(jì)方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）。設(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由IC廠家去進(jìn)行掩模制造，做出產(chǎn)品。這種設(shè)計(jì)方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點(diǎn)是開發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。半定制ASIC芯片的版圖設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元

7、設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間?？删幊踢壿嬓酒c上述掩模ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期?？删幊踢壿嬈骷?0年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達(dá)200萬門/片，它將掩模ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩模ASIC實(shí)現(xiàn)，因

8、此開發(fā)風(fēng)險(xiǎn)也大為降低。上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。3.硬件描述語言硬件描述語言（HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸入500至1000個(gè)門，而利用VHDL語言只需要書寫一行“A=BC”即可。而且VHDL語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完

9、成。為了克服以上不足，1985年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（IEEESTD1076）。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次,支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用VHDL來完成。VHDL還具有以下優(yōu)點(diǎn)：(1)VHDL的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。(2)VHDL可以用簡(jiǎn)潔明確的代碼描述

10、來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。(3)VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。(4)VHDL是一個(gè)標(biāo)準(zhǔn)語言，為眾多的EDA廠商支持，因此移植性好。4EDA系統(tǒng)框架結(jié)構(gòu)EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如Cadence公司的DesignFramework，Mentor公司的FalconFramework，而且這些框架結(jié)構(gòu)都遵守國(guó)際CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來自不同EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)

11、之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。二、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的方法 優(yōu)秀EDA軟件平臺(tái)集成了多種設(shè)計(jì)入口（如圖形、HDL、波形、狀態(tài)機(jī)），而且還提供了不同設(shè)計(jì)平臺(tái)之間的信息交流接口和一定數(shù)量的功能模塊庫供設(shè)計(jì)人員直接選用。設(shè)計(jì)者可以根據(jù)功能模塊具體情況靈活選用。下面是幾種常用的較為成熟的設(shè)計(jì)方法。 1. 原理圖設(shè)計(jì) 2. HDL程序設(shè)計(jì) 3. 狀態(tài)機(jī)設(shè)計(jì) 4. 波形輸入設(shè)計(jì) 5. 基于IP的設(shè)計(jì) 6. 基于平臺(tái)的設(shè)計(jì)三、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的步驟邏輯功能的確定、系統(tǒng)的描述、算法的設(shè)計(jì)、結(jié)構(gòu)的選擇、電路的實(shí)現(xiàn)。1系統(tǒng)邏輯功能的確定 邏輯功能的確

12、定是設(shè)計(jì)的首要任務(wù)，即根據(jù)用戶要求，經(jīng)反復(fù)磋商和分析，明確“設(shè)計(jì)什么?”“達(dá)到什么指標(biāo)?”具體化為三個(gè)方面： (1)待設(shè)計(jì)系統(tǒng)有哪些輸人、輸出信息，它們的特征、格式及傳送方式。 (2)所有控制信號(hào)的作用、格式以及控制信號(hào)之間、控制信號(hào)與輸入、輸出數(shù)據(jù)之間的關(guān)系。 （3）數(shù)據(jù)處理或控制過程的技術(shù)指標(biāo)。2系統(tǒng)的描述 即用某種形式，如文字、圖形、符號(hào)、表達(dá)式以及類似于程序設(shè)計(jì)的形式語言來正確地描述用戶要求及系統(tǒng)應(yīng)具有的邏輯功能。例如在本節(jié)引例中，題目是文字形式表示的用戶要求，式(1-5)是描述系統(tǒng)的表達(dá)式。3算法的設(shè)計(jì) 即尋求一個(gè)可以實(shí)現(xiàn)系統(tǒng)功能的方法。前已指出，算法是通過對(duì)系統(tǒng)的功能分析、分解而得

13、到的。算法設(shè)計(jì)的本質(zhì)實(shí)際上就是把系統(tǒng)要實(shí)現(xiàn)的復(fù)雜運(yùn)算分解成一組有序進(jìn)行的子運(yùn)算。為確切表示設(shè)計(jì)師所構(gòu)思的算法，也需要適當(dāng)?shù)拿枋龉ぞ撸员惆阉惴ㄓ眠m當(dāng)?shù)男问奖硎境鰜?，供分析和下一步設(shè)計(jì)之用。到目前為止，本書都是采用算法流程圖描述算法。此法有較為直觀的優(yōu)點(diǎn)，但也有許多不足之處，本書第 3 章將詳細(xì)討論另一種重要的描述工具硬件描述語言。4電路結(jié)構(gòu)的選擇 即尋求一個(gè)可以實(shí)現(xiàn)上述算法的電路結(jié)構(gòu)。在引例中，根據(jù)算法的需要，數(shù)據(jù)處理單元采用了寄存器、加法器、計(jì)數(shù)器、數(shù)據(jù)選擇器等功能塊組成的電路結(jié)構(gòu)。這一結(jié)構(gòu)是用順序方式來完成乘法運(yùn)算的，它是一個(gè)時(shí)序系統(tǒng)。如果時(shí)鐘 CP 的周期為T，則完成 n 位的乘法所需的時(shí)間為 nT。算法設(shè)計(jì)與電路結(jié)構(gòu)選擇密切相關(guān)。不同的算法可以實(shí)現(xiàn)同一系統(tǒng)功能，但將有不同的電路結(jié)構(gòu)。同一算法在不同情況下也可以對(duì)應(yīng)不同的電路結(jié)構(gòu)。5 電路的實(shí)現(xiàn) 本步驟即根據(jù)設(shè)計(jì)、生產(chǎn)的條件，選擇適當(dāng)?shù)钠骷韺?shí)現(xiàn)電路。并導(dǎo)出詳細(xì)的邏輯電路圖。這里尚只采用傳統(tǒng)的通用集成電路來實(shí)現(xiàn)，故邏輯電路的求導(dǎo)過程通常 歸納為兩步： (1)選擇適當(dāng)?shù)募呻娐沸酒瑢?shí)現(xiàn)各子運(yùn)算，井連接成數(shù)據(jù)處理單元。 (2)根據(jù)數(shù)據(jù)處理單元中各集成電路及其