ADC采樣控制電路的實(shí)現(xiàn)

1、ADC0809采樣控制電路的實(shí)現(xiàn)作者：莫如溪水流長專業(yè)：電子信息科學(xué)與技術(shù)年級：08級物理與電子工程學(xué)院論文摘要本文論述了用狀態(tài)機(jī)實(shí)現(xiàn)對A/D轉(zhuǎn)換器ADC0809的采樣控制。狀態(tài)機(jī)及其設(shè)計技術(shù)是實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計中的重要組成部分，也是實(shí)現(xiàn)高效率高可靠邏輯控制的重要途徑。利用VHDL可以設(shè)計不同類型有限狀態(tài)機(jī)從而實(shí)現(xiàn)許多重點(diǎn)關(guān)注的問題，如優(yōu)化、毛刺克服、速度控制以及編碼方式等問題。ABSTRACT This paper discusses the use of state machine to implement A/D converter AD0809sampling control.State

2、 machine and its design technology is implemented digitalsystem design,also be the important conponent of highly efficient high reliabilitylogic control of important ways.Using VHDL can desigh diferent tUsing VHDL candesigh diferent types of finite state machine so as to realize the many focus onpro

3、blems,such as optimizing,burrs,overcome and speed control and coding modes ,etc. 論文關(guān)鍵詞：狀態(tài)機(jī)，ADC0809,Moore，采樣控制引言有限狀態(tài)機(jī)在其具體的設(shè)計技術(shù)和實(shí)現(xiàn)方法上對先進(jìn)的EDA工具、日益發(fā)展的大規(guī)模集成電路技術(shù)和強(qiáng)大的VHDL燈硬件描述語言又有了新的內(nèi)容。利用VHDL設(shè)計的邏輯系統(tǒng)中，有許多是可以利用有限狀態(tài)機(jī)的設(shè)計方案來描述和實(shí)現(xiàn)的。無論與基于VHDL的其他設(shè)計方案相比，還是與可完成相似功能的CPU相比，在許多方面，有限狀態(tài)機(jī)都有其難以超越的優(yōu)越性。1.概述有限狀態(tài)機(jī)廣泛應(yīng)用于硬件控制電路設(shè)計

4、，也是軟件商常用的一種處理方法。它可以把復(fù)雜的控制邏輯分解成有限個穩(wěn)定狀態(tài)，在每個狀態(tài)上判斷事件，變連續(xù)處理為為離散數(shù)字處理，符合計算機(jī)的工作特點(diǎn)。同時，因?yàn)橛邢逘顟B(tài)機(jī)具有有限個轉(zhuǎn)臺所以可以再實(shí)際的工程上實(shí)現(xiàn)。它在許多方面具有很大的優(yōu)越性，主要表現(xiàn)在一下幾方面：1） 狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)。2） 由于狀態(tài)機(jī)的構(gòu)建相對簡單，設(shè)計方案相對固定，特別是可以定義符號化類型的狀態(tài)，這一切都為VHDL綜合器盡可能發(fā)揮其強(qiáng)大的優(yōu)化功能提供了有利條件。而且，性能良好的綜合器都具備許多可控或自動的優(yōu)化狀態(tài)機(jī)的功能。3） 狀態(tài)機(jī)容易構(gòu)成性能良好的同步時序邏輯模塊，這對于對付大規(guī)模邏輯電

5、路設(shè)中令人深感棘手的競爭冒險現(xiàn)象無疑是一個上佳的選擇。此外為了消除電路中的毛刺現(xiàn)象，在狀態(tài)機(jī)設(shè)計中有多種設(shè)計方案可供選擇。4） 與VHDL的其他描述方式相比，狀態(tài)機(jī)的VHDL表述豐富多彩，程序?qū)哟畏置?，結(jié)構(gòu)清晰，易讀易懂；在排錯、修改和模塊移植方面也有其獨(dú)到的好處。5） 在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢。6） 高可靠性。首先狀態(tài)機(jī)是由硬件電路構(gòu)成，它的運(yùn)行不依賴軟件指令的逐條執(zhí)行，因此不存在CPU運(yùn)行軟件過程中許多固有的缺陷；其次是由于狀態(tài)機(jī)的設(shè)計中能使用各種完整的容錯技術(shù)；再次是當(dāng)狀態(tài)機(jī)進(jìn)入非法狀態(tài)并從中跳出，進(jìn)入正常狀態(tài)所耗的時間十分短暫，通常只有兩三個時鐘周期，尚不足以對系統(tǒng)

6、的運(yùn)行構(gòu)成損害；而CPU通過復(fù)位方式從非法運(yùn)行方式中恢復(fù)過來，耗時十分漫長，這對于高速可靠系統(tǒng)顯然是無法容忍的。2.Moore型狀態(tài)機(jī)控制A/D轉(zhuǎn)換器AD0809的采樣控制 用狀態(tài)機(jī)對0809進(jìn)行采樣控制首先必須了解其工作時序，然后據(jù)此作出狀態(tài)圖，最后寫出相應(yīng)的VHDL代碼。圖1和圖2分別是0809的的引腳圖、A/D轉(zhuǎn)換時序和采樣控制狀態(tài)圖。時序圖中，START位轉(zhuǎn)換啟動控制信號，高電平有效，狀態(tài)信號EOC即變?yōu)榈碗娖?，表示進(jìn)入轉(zhuǎn)換狀態(tài)，轉(zhuǎn)換時間為100us。轉(zhuǎn)換結(jié)束后，EOC將變?yōu)楦唠娖?，此后外部控制可以使OE由低電平變?yōu)楦唠娖?，此時，0809的輸出數(shù)據(jù)總線D【7.0】從原來的高阻態(tài)變?yōu)檩敵?/p>

7、數(shù)據(jù)有效。有狀態(tài)圖也可以看出，在狀態(tài)st2中需要對0809工作狀態(tài)信號EOC進(jìn)行測試，如果低電平，表示轉(zhuǎn)換沒有結(jié)束，仍需要停留在st2狀態(tài)中等待，直到變成高電平后才說明轉(zhuǎn)換結(jié)束，在下一時鐘脈沖到來時轉(zhuǎn)向狀態(tài)st3。在狀態(tài)st3，由狀態(tài)機(jī)向0809發(fā)出轉(zhuǎn)換好的八位數(shù)據(jù)輸出允許命令，這一狀態(tài)周期同時可作為數(shù)據(jù)輸出穩(wěn)定周期，以便能在下一狀態(tài)中向鎖存器中鎖入可靠的數(shù)據(jù)。在狀態(tài)st4，由狀態(tài)機(jī)向FPGA中的鎖存器發(fā)出鎖存信號，將0809輸出的數(shù)據(jù)進(jìn)行鎖存。 圖1 ADC0809工作時序 圖2 控制ADC0809采樣狀態(tài)圖圖3 采樣狀態(tài)機(jī)結(jié)構(gòu)框圖0809采樣控制器的程序結(jié)構(gòu)可以用圖3的框圖描述，程序含三個

8、進(jìn)程。REG進(jìn)程是時序進(jìn)程，它在時鐘信號CLK的驅(qū)動下，不斷將nest_state中的內(nèi)容賦給current_state，并由此信號將狀態(tài)變量傳給組合進(jìn)程COM。組合進(jìn)程COM有兩個主要功能：狀態(tài)譯碼，根據(jù)從current_state信號中獲得的狀態(tài)變量，以及來自0809的狀態(tài)線信號EOC，決定下一狀態(tài)的轉(zhuǎn)移方向，即確定次態(tài)的狀態(tài)變量；采樣控制功能，即根據(jù)current_state中的狀態(tài)變量確定對0809的控制信號ALE、START、OE等輸出相應(yīng)的控制信號，當(dāng)采樣結(jié)束后還要通過LOCK向鎖存器進(jìn)程LATCH1發(fā)出鎖存信號，以便將由0809的D【7.0】數(shù)據(jù)輸出口輸出的八位轉(zhuǎn)換數(shù)據(jù)鎖存起來。

9、-0809采樣控制器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADCINT IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0);-來自0809轉(zhuǎn)換好的8位數(shù)據(jù) CLK:IN STD_LOGIC; -狀態(tài)機(jī)工作時鐘 EOC:IN STD_LOGIC; -轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE:OUT STD_LOGIC; -8個模擬信號通道地址鎖存信號 START:OUT STD_LOGIC; -轉(zhuǎn)換開始信號 OE:OUT STD_LOGIC; -數(shù)據(jù)輸出三態(tài)控制信號 ADDA:OUT STD_LO

10、GIC; -信號通道最低為控制信號 LOCK0:OUT STD_LOGIC; -觀察數(shù)據(jù)鎖存時鐘 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位數(shù)據(jù)輸出END ADCINT;ARCHITECTURE behav OF ADCINT IS TYPE states IS (st0,st1,st2,st3,st4); -定義各狀態(tài)子類型 SIGNAL current_state,next_state :states:=st0; SIGNAL REGL:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK :STD_LOGIC; -轉(zhuǎn)換后數(shù)

11、據(jù)輸出鎖存時鐘信號BEGIN ADDA=1; -當(dāng)ADDA=0,模擬信號進(jìn)入通道IN0;當(dāng)ADDA=1,則進(jìn)入通道IN1 Q=REGL;LOCK0ALE=0;START=0;LOCK=0;OE=0; next_stateALE=1;START=1;LOCK=0;OE=0; next_stateALE=0;START=0;LOCK=0;OE=0; IF (EOC=1)THEN next_state=st3; -EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_stateALE=0;START=0;LOCK=0;OE=1; next_stateALE=0;START=0;LOCK=1;OE=1;next

12、_state next_state =st0; END CASE;END PROCESS COM; REG:PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG; -由信號current_state將當(dāng)前狀態(tài)值帶出此進(jìn)程：REGLATCH1:PROCESS(LOCK) -此進(jìn)程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL=D;END IF ; END PROCESS LATCH

13、1;END behav;圖4是這個狀態(tài)機(jī)的仿真波形圖，上面顯示了三個采樣周期。以第二個采樣周期為例，圖中，狀態(tài)機(jī)在狀態(tài)為1時，由START、ALE發(fā)出啟動采樣和地址選通的控制信號。之后，EOC由高電平變?yōu)榈碗娖剑?809的八位數(shù)據(jù)輸出端呈高阻態(tài)“ZZ”，在此，一個“Z”表示4位二進(jìn)制數(shù)。在狀態(tài)2，等待了數(shù)個時鐘周期，之后EOC變?yōu)楦唠娖剑硎巨D(zhuǎn)換結(jié)束。進(jìn)入狀態(tài)3，輸出允許OE變?yōu)楦唠娖剑?809的數(shù)據(jù)輸出端D【7.0】輸出已經(jīng)轉(zhuǎn)換好的數(shù)據(jù)13；在狀態(tài)4，LOCK0發(fā)出一個脈沖，其上升沿即將D端口的13鎖入REGL中。圖4 0809采樣控制器仿真波形圖通過QUARTUS軟件可得到0809采樣控制器的電路，如圖5所示。圖5 0809采樣控制器的RTL電路3.結(jié)束語使用狀態(tài)機(jī)來控制A/D轉(zhuǎn)換器AD0809采樣控制，包括將采得的數(shù)據(jù)存入RAM（FPGA內(nèi)部RAM存儲器），整個采樣周期短，速度快。利用狀態(tài)機(jī)與EDA工具和強(qiáng)大的VHDL等硬件描述語言想結(jié)合可實(shí)現(xiàn)可靠邏輯控制。使?fàn)顟B(tài)機(jī)及其設(shè)計技術(shù)成為數(shù)字系統(tǒng)設(shè)計中的重要組成部分。 參考文獻(xiàn)【1】潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程.第三版.科學(xué)出版社,2006.9.【2】曾智泰，刑建平.VHDL程序設(shè)計教程.第三版.清華大學(xué)出版社，2005.11. 【3】朱偰.采樣控制系統(tǒng)的分析與綜合.第一版.鳳凰