VHDL語言快速入門必讀.doc

一1.數(shù)據(jù)類型BIT與STD_LOGIC有什么區(qū)別。BIT類型的取值只能是0或1，沒有不定狀態(tài)X，也沒有高阻態(tài)。STD_LOGIC類型可以有9種不同的值，包括U-初始值，X-不定，0-0，1-1，Z-高阻態(tài)，W-弱信號不定，L-弱信號0，H弱信號1.不可能情況。2.信號和變量的異同。信號是全局量，只要在結(jié)構(gòu)體中已經(jīng)定義，就可以在結(jié)構(gòu)體中的所有地方使用，信號的賦值符號是”2.4V,輸出低電平0.4V。在室溫下，一般輸出高電平是3.5V，輸出低電平是0.2V。 CMOS電平在不同的電路中是0v-5v或者0v-12v。所以可以用CMOS電平驅(qū)動TTL電平器件，但是TTL電平驅(qū)動CMOS電平器件時須加上拉電阻。二用VHDL語言描述給定電路，或?qū)懗鼋o定電路的功能或輸出。三程序改錯。四注釋程序。五程序同功能語句替換。六元件例化連接器件。程序例子：IF語句：（1）IF(sel=0)THEN y=1； END IF;（2）IF (sel=0)THEN y=0 ； ELSE y=1； END IF;（3）IF(sel=”00”)THEN y=”01”； ELSIF(sel=”01”)THEN y=”10” ELSE yyyy=”11”;END CASE;FOR語句：FOR i IN 0 TO 7 LOOPtmp:=tmpXORa(i);END LOOP;WHILE語句：WHILE(i8)LOOPtmp:=tmpXORa(i);i:=i+1;END LOOP;WHEN-ELSE語句(類似if-else)：q=i0 WHEN sel=”00” ELSE i1WHEN sel=”01” ELSEi2WHEN sel=”10” ELSEi3 WHEN sel=”11” ELSEX;WITH-SELECT語句：（類似CASE語句） WITH sel SELECTq=i0 WHEN “00” , i1 WHEN “01” ,i2 WHEN “10” ,i3 WHEN “11” , XWHEN OTHERS ;分頻器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fp ISPORT(clk: IN STD_LOGIC;fp1024,fp512,fp64,fp4,fp1: OUT STD_LOGIC);END ENTITY fp;ARCHITECTURE a OF fp ISSIGNAL buf:STD_LOGIC_VECTOR(9 DOWNTO 0);BEGINfp1=buf(9);fp4=buf(7);fp64=buf(3);fp512=buf(0);fp1024bsoutbsoutbsoutbsoutbsoutbsoutbsout=0;END CASE;END IF;END IF;END PROCESS;END ARCHITECTURE a;buf=0000000000;ELSEbuf=buf+1;END IF;END IF;END PROCESS;END ARCHITECTURE a;元件例化LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count60 ISPORT(clkin,en,res: IN STD_LOGIC; bs0,bs1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cyout: OUT STD_LOGIC);END ENTITY count60;ARCHITECTURE count OF count60 ISCOMPONENT count10 ISPORT(clk,enable,reset: IN STD_LOGIC; b0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cy: OUT STD_LOGIC);END COMPONENT;SIGNAL count4:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL clk1,cy1:STD_LOGIC;BEGIN bs1=count4; cyoutclkin,cy=clk1,reset=res,enable=en,b0=bs0);PROCESS(clk1,res,en) ISBEGINIF(res=0) THENcount4=0000;ELSIF (clk1EVENT AND clk1=1) THEN IF(en)=1 THENIF(count4=0110) THENc