數(shù)字邏輯與EDA 設(shè)計(jì) 個(gè)人整理復(fù)習(xí)資料.doc

第一章：數(shù)字邏輯基礎(chǔ) 數(shù)碼：表示基本數(shù)值大小所使用的不同數(shù)字符號(hào)。如十進(jìn)制有10個(gè)數(shù)碼：09； 基數(shù)：數(shù)制中使用的數(shù)碼的個(gè)數(shù)。如十進(jìn)制基數(shù)為10； 位權(quán)：數(shù)制中某位置上的數(shù)字所表示的數(shù)值大小。如十進(jìn)制的435中，4所在位權(quán)是100，3的是10，5的是1； 非十進(jìn)制轉(zhuǎn)換成十進(jìn)制方法：將非十進(jìn)制數(shù)按位權(quán)展開后求和； 十進(jìn)制數(shù)轉(zhuǎn)換成非十進(jìn)制數(shù)：整數(shù)部分：不斷除以基數(shù)取余數(shù)，直到商為0，從下到上獨(dú)取余數(shù)； 小數(shù)部分：不斷乘以基數(shù)取整數(shù)，從上往下讀取整數(shù)，直到滿足精度 正數(shù)的補(bǔ)碼與原碼相同，負(fù)數(shù)的補(bǔ)碼為其絕對(duì)值的原碼按位取反，然后加1，即反碼加1； 格雷碼又稱循環(huán)碼，8421碼各位的位權(quán)分別是8、4、2、1，余3碼是由二進(jìn)制碼加3后形成的； 與非：Y=A*B；或非：Y=A+B；異或：Y=AB+AB；異或非：Y=AB+AB A+0=A ; A+1=1 ; A0=A ; A1=A ; A+A=1 ; AA=0 ; AA=1 ; A+BC = (A+B)(A+C) 德摩根公式：AB=A+B A+B=A*B 并項(xiàng)法 AB+AB=B 吸收法 A+AB=A 消因子法AB+A=A+B 消項(xiàng)法 AB+AC+BC=AB+AC 配項(xiàng)法 利用A+A=A、A+A=1、AB+AC+BC=AB+AC 進(jìn)行配項(xiàng)進(jìn)一步簡(jiǎn)化 公式法化簡(jiǎn)：把缺少的字母補(bǔ)上后消掉， 卡諾圖適合表示6個(gè)以內(nèi)的變量，為避免重復(fù)畫圈，盡可能從只有較少合并方式的最小項(xiàng)圈起 形如F(A,B,C)= ABC+ABC+ABC+ABC+ABC 的表達(dá)式成為標(biāo)準(zhǔn)與或式，其主要特征是每一個(gè)乘積項(xiàng)都是最小項(xiàng)，即，標(biāo)準(zhǔn)與或式是最小項(xiàng)之和的表達(dá)式 N個(gè)變量有2n個(gè)最小項(xiàng)74HC002輸入與非門：有4個(gè)與非門，每個(gè)與非門有2個(gè)輸入端，1個(gè)輸出端74HC022輸入或非門74HC04非門74HC082輸入與門74HC322輸入或門74HC862輸入異或門第二章：組合邏輯電路74HC1488-3編碼器輸入輸出EII0I1I2I3I4I5I6I7A2A1A0GSEO1111110111111111111000000010010010100110100100111011010011111000100111111010100111111110010011111111110174HC1383-8譯碼器輸入輸出E1E2E3A0A1A2Y0Y1Y2Y3Y4Y5Y6Y7111111111111111111011111111001000011111110011001011111100101011011111001110111011110010011111011100110111111011001011111111010011111111111074HC4511集成數(shù)碼顯示譯碼器有三個(gè)控制輸入端，分別是鎖存使能輸入端LE，空白輸入控制端 BI，全亮測(cè)試控制端 LT輸入輸出LEBILTDCBAabCdefg字符011111118010000000X01100001111110001100010110000101100101101101201100111111001301101000110011401101011001011501101100001111601101111110000701110001111111801110011110011901110100000000無(wú)01110110000000無(wú)01111000000000無(wú)01111010000000無(wú)01111100000000無(wú)01111110000000無(wú)111無(wú)74HC1534-1數(shù)據(jù)選擇器：E=0時(shí)，實(shí)現(xiàn)功能選擇輸入數(shù)據(jù)輸入輸出使能輸出s1s0nI0nI1nI2nI3nEnY10000000010101000011011000010101110001110174HC854位比較器數(shù)據(jù)級(jí)聯(lián)輸入輸出A3 -B3A2 -B2A1 -B1A0 -B0IABIA=BIABQA=BQAB3100A3 B2100A3 =B3A2 B1100A3 =B3A2 =B2A1 B0100A3 =B3A2 =B2A1 =B1A0 0，它將產(chǎn)生一個(gè)范圍在（b1）到（b1）之間的隨機(jī)數(shù)。這樣，模擬過程在需要時(shí)可以為測(cè)試模塊提供隨機(jī)脈沖序列，如：reg7:0 ran_num;always #(140+($random %60) ran_num=$random %60這樣ran_num的值在5959之間隨機(jī)產(chǎn)生，且隨機(jī)數(shù)產(chǎn)生的延時(shí)間隔在81159之間變化。4、編譯指令以（反引號(hào)）開始的某些標(biāo)識(shí)符是編譯器指令。在Verilog 語(yǔ)言編譯時(shí)，特定的編譯器指令在整個(gè)編譯過程中有效（編譯過程可跨越多個(gè)文件），直到遇到其它的不同編譯程序指令。1）define 和undefdefine指令用于文本替換，它很像C語(yǔ)言中的#define 指令，如:define MAX_BUS_SIZE 32reg MAX_BUS_SIZE - 1:0 AddReg;一旦define 指令被編譯，其在整個(gè)編譯過程中都有效。例如，通過另一個(gè)文件中的define指令，MAX_BUS_SIZE 能被多個(gè)文件使用。undef 指令取消前面定義的宏。如：undef MAX_BUS_SIZE 322）includeinclude 編譯器指令用于嵌入內(nèi)嵌文件的內(nèi)容。文件既可以用相對(duì)路徑名定義，也可以用全路徑名定義, 例如:include . . / . . /primitives.v編譯時(shí)，這一行由文件“././primitives.v” 的內(nèi)容替代。3）timescale在Verilog HDL 模型中，所有時(shí)延都用單位時(shí)間表述。使用timescale編譯器指令將時(shí)間單位與實(shí)際時(shí)間相關(guān)聯(lián)。該指令用于定義時(shí)延的單位和時(shí)延精度。timescale編譯器指令格式為：timescale time_unit / time_precisiontime_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。例如：timescale 1ns/100ps表示時(shí)延單位為1ns, 時(shí)延精度為100ps。timescale 編譯器指令在模塊說明外部出現(xiàn), 并且影響后面所有的時(shí)延值。5、值集合1）Verilog HDL有下列四種基本的值：1) 0：邏輯0或“假”2) 1：邏輯1或“真”3) x：未知4) z：高阻Verilog HDL中有三類常量：1) 整型；2) 實(shí)數(shù)型；3) 字符串型下劃線符號(hào)（_）可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒有意義。它們能用來提高易讀性；唯一的限制是下劃線符號(hào)不能用作為首字符。2）基數(shù)表示法這種形式的整數(shù)格式為：size base valuesize 定義以位計(jì)的常量的位長(zhǎng)base為o或O（表示八進(jìn)制），b或B（表示二進(jìn)制），d或D（表示十進(jìn)制），h或H（表示十六進(jìn)制）之一value是基于base的值的數(shù)字序列。值x和z以及十六進(jìn)制中的a到f不區(qū)分大小寫。下面是一些具體實(shí)例：5O37 5位八進(jìn)制數(shù)4D2 4位十進(jìn)制數(shù)4B1x_01 4位二進(jìn)制數(shù)7Hx 7位x(擴(kuò)展的x), 即xxxxxxx4hZ 4位z(擴(kuò)展的z) , 即zzzz4d-4 非法：數(shù)值不能為負(fù)8h 2 A 在位長(zhǎng)和字符之間,以及基數(shù)和數(shù)值之間允許出現(xiàn)空格3 b001 非法: 和基數(shù)b之間不允許出現(xiàn)空格(2+3)b10 非法:位長(zhǎng)不能夠?yàn)楸磉_(dá)式如果定義的長(zhǎng)度比為常量指定的長(zhǎng)度長(zhǎng)，通常在左邊填0補(bǔ)位。但是如果數(shù)最左邊一位為x或z，就相應(yīng)地用x或z在左邊補(bǔ)位。例如：10b10 左邊添0占位, 000000001010bx0x1 左邊添x占位,xxxxxxx0x1如果長(zhǎng)度定義得更小，那么最左邊的位相應(yīng)地被截?cái)?。例如?b1001_0011與3b011 相等。5H0FFF 與5H1F 相等。用8位ASCII值表示的字符可看作是無(wú)符號(hào)整數(shù)。因此字符串是8位ASCII值的序列。為存儲(chǔ)字符串“INTERNAL ERROR”，變量需要8*14位。如：reg 1 : 8*14 Message; Message = INTERNAL ERROR6、數(shù)據(jù)類型Verilog HDL 有兩大類數(shù)據(jù)類型。1) 線網(wǎng)類型。net type 表示Verilog結(jié)構(gòu)化元件間的物理連線，如果沒有驅(qū)動(dòng)元件連接到線網(wǎng)，線網(wǎng)的缺省值為z。2) 寄存器類型。register type表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在always語(yǔ)句和initial語(yǔ)句中被賦值，并且它的值從一個(gè)賦值到另一個(gè)賦值被保存下來。寄存器類型的變量具有x 的缺省值。3）變量類型（1） reg寄存器類型寄存器數(shù)據(jù)類型reg是最常見的數(shù)據(jù)類型。reg類型使用保留字reg加以說明，形式如下：reg msb: lsb reg1, reg2, . . . regN;msb和lsb 定義了范圍，并且均為常數(shù)值表達(dá)式。范圍定義是可選的；如果沒有定義范圍，缺省值為1位寄存器。例如：reg 3:0 Sat; /Sat為4 位寄存器。reg Cnt; /1位寄存器。存儲(chǔ)器是一個(gè)寄存器數(shù)組。存儲(chǔ)器使用如下方式說明：reg msb: lsb memory1 upper1: lower1,memory2 upper2: lower2,. . . ；例如：reg 0:3 MyMem 0:63/MyMem為64個(gè)4位寄存器的數(shù)組。reg Bog 1:5/Bog為5個(gè)1位寄存器的數(shù)組。存儲(chǔ)器賦值不能在一條賦值語(yǔ)句中完成，但是寄存器可以。（2）Integer寄存器類型整數(shù)寄存器包含整數(shù)值。整數(shù)寄存器可以作為普通寄存器使用，典型應(yīng)用為高層次行為建模。使用整數(shù)型說明形式如下：integer integer1, integer2,. . . intergerN msb:1sb ;msb和lsb是定義整數(shù)數(shù)組界限的常量表達(dá)式，數(shù)組界限的定義是可選的。注意容許無(wú)位界限的情況。一個(gè)整數(shù)最少容納32位。例：integer A, B, C; /三個(gè)整數(shù)型寄存器。integer Hist 3:6; /一組四個(gè)寄存器。（3）time類型time類型的寄存器用于存儲(chǔ)和處理時(shí)間。time類型的寄存器使用下述方式加以說明。time time_id1, time_id2, . . . ,time_idN msb:1sb;（4）real和realtime類型實(shí)數(shù)寄存器（或?qū)崝?shù)時(shí)間寄存器）使用如下方式說明：/實(shí)數(shù)說明：real real_reg1, real_reg2, . . ., real_regN;/實(shí)數(shù)時(shí)間說明：realtime realtime_reg1, realtime_reg2, . . . ,realtime_regN;realtime與real類型完全相同。例如:real Swing, Top;realtime CurrTime;real說明的變量的缺省值為0。不允許對(duì)real聲明值域、位界限或字節(jié)界限。當(dāng)將值x和z賦予real類型寄存器時(shí)，這些值作0處理。（5）參數(shù)參數(shù)是一個(gè)常量。參數(shù)經(jīng)常用于定義時(shí)延和變量的寬度。使用參數(shù)說明的參數(shù)只被賦值一次。參數(shù)說明形式如下：parameter param1 = const_expr1, param2 = const_expr2, . . . ,paramN = const_exprN7、操作數(shù)位選：從向量中抽取特定的值。部分位選：從向量中選擇連續(xù)的若干位，如：reg0:3pa;pa=4b1010;X=pa3;/結(jié)果：1b0Y=pa0:2;/結(jié)果：3b101Z=pa5;/結(jié)果：超出范圍，返回值為x8、操作符特別注意點(diǎn)：*指數(shù)冪：a=2*4即2的4次冪=全等&邏輯與|邏輯或取反&按位與：110&101結(jié)果為100|按位或按位異或按位異或非（同或）&縮減與：&b10的結(jié)果是0邏輯左移：4b1100邏輯右移：空位補(bǔ)0算術(shù)左移：5sb11001算術(shù)右移：5sb110012結(jié)果為11110連接：1b1,1b0結(jié)果是2b10復(fù)制：31b1結(jié)果是3b1119、表達(dá)式操作符和操作數(shù)連接起來的符合語(yǔ)法規(guī)則的式子Cout=(pa+pb+0)8; /因?yàn)橛?，表達(dá)式求值時(shí)將按照整數(shù)位寬進(jìn)行計(jì)算計(jì)算1）位寬一般情況下是最大操作數(shù)的位寬，如reg0:7 pa,pb; reg 0:15sum; sum=pa+pb; /按16位算2）確定有無(wú)符號(hào)3）將每一位操作數(shù)的符號(hào)強(qiáng)制轉(zhuǎn)換為表達(dá)式的符號(hào)類型4）將表達(dá)式中每一位操作數(shù)的位寬拓展成表達(dá)式的位寬，有符號(hào)位用符號(hào)位，無(wú)符號(hào)位用0拓展。10、連續(xù)賦值語(yǔ)句assign1）assign左端必須是一個(gè)標(biāo)量或向量線網(wǎng)wire，而不能是向量或寄存器reg2）assign #10 sum = pa+pb /先延遲10個(gè)時(shí)間單位后后計(jì)算11、initial語(yǔ)句只執(zhí)行一次，在0時(shí)刻開始執(zhí)行12、always語(yǔ)句13、時(shí)間控制1）邊沿觸發(fā)事件控制，如(pa)/pa發(fā)生變化時(shí)執(zhí)行(posedge pb) /pb發(fā)生正跳轉(zhuǎn)時(shí)執(zhí)行，即：0-x,z,1