定點原碼一位除法器的設(shè)計.doc

課課 程程 設(shè)設(shè) 計計 報報 告告 課程設(shè)計名稱 計算機組成原理課程設(shè)計計算機組成原理課程設(shè)計 課程設(shè)計題目 定點原碼一位除法器的設(shè)計定點原碼一位除法器的設(shè)計 院 系 專 業(yè) 班 級 學(xué) 號 姓 名 指導(dǎo)教師 完成日期 I 目目 錄錄 第第 1 章章 總體設(shè)計方案總體設(shè)計方案 1 1 1 設(shè)計原理 1 1 2 設(shè)計環(huán)境 3 第第 2 章章 詳細(xì)設(shè)計方案詳細(xì)設(shè)計方案 4 2 1 頂層方案圖的設(shè)計與實現(xiàn) 4 2 1 1 創(chuàng)建頂層圖形設(shè)計文件 4 2 1 2 器件的選擇與引腳鎖定 4 2 2 功能模塊的設(shè)計與實現(xiàn) 6 2 2 1 選擇移位模塊的設(shè)計與實現(xiàn) 6 2 2 2 余數(shù)選擇器模塊的設(shè)計與實現(xiàn) 9 2 2 3 控制器模塊的設(shè)計與實現(xiàn) 10 2 3 仿真調(diào)試 11 第第 3 章章 編程下載與硬件測試編程下載與硬件測試 13 3 1 編程下載 13 3 2 硬件測試及結(jié)果分析 13 參考文獻(xiàn)參考文獻(xiàn) 14 第 1 章 總體設(shè)計方案 1 第 1 章 總體設(shè)計方案 1 1 設(shè)計原理設(shè)計原理 定點原碼一位除法的計算有恢復(fù)余數(shù)和加減交替兩種算法 商的符號為除數(shù) 與被除數(shù)兩符號位的異或值 數(shù)值則為兩數(shù)絕對值相除后的結(jié)果 此設(shè)計方案僅 采用恢復(fù)余數(shù)法進(jìn)行設(shè)計 恢復(fù)余數(shù)定點原碼一位除法器實現(xiàn)的功能如表 1 1 所示 設(shè)計的電路應(yīng)實現(xiàn) 表 1 1 中給定的功能 設(shè) X X0 X1 Xn Y Y0 Y1 Yn X0 X1 Y0Y1分別為符號位 K 為兩符號位的異或值 X Y K X Y X Y 利用恢復(fù)余數(shù)法求的 在計算機中 商只能用做減法判結(jié)果的符號 為正還是為負(fù)來確定 當(dāng)差為負(fù)時 上商為 0 同時還應(yīng)該把除數(shù)再加到差上去 恢復(fù)余數(shù)為原來的正值之后再左移一位 若減得的差為 0 或為正值時 就沒有恢 復(fù)余數(shù)的操作 上商為 1 余數(shù)左移一位 其計算過程如下 例 已知 X 0 0100 Y 0 1000 求 X Y 表表 1 11 1 恢復(fù)余數(shù)定點原碼一位除法器功能表恢復(fù)余數(shù)定點原碼一位除法器功能表 第 1 章 總體設(shè)計方案 2 恢復(fù)余數(shù)定點原碼一位除法器的整體設(shè)計包含兩輸入寄存器模塊 一個加法 被除數(shù) 余數(shù) 商說 明 0 0100 1 1000 0 0000 y 補 減去除數(shù) 1 1100 0 1000 0 0000余數(shù)為負(fù) 上商 0 恢復(fù)余數(shù) y 補 0 0100 0 1000 0 0000被恢復(fù)的被除數(shù) 1 位 1 10000 0000 y 補 減去除數(shù) 0 0000 0 0000 1 1000 0 0001 0 0010 余數(shù)為正 上商 1 1 位 y 補 減去除數(shù) 1 1000 0 1000 0 0010 0 0010 余數(shù)為負(fù) 上商 0 恢復(fù)余數(shù) y 0 0000 0 0000 1 1000 0 0100被恢復(fù)的被除數(shù) 1 位 y 補 減去除數(shù) 1 1000 0 1000 0 0100余數(shù)為負(fù) 上商 0 恢復(fù)余數(shù) y 0 0000 0 0000 0 1000被恢復(fù)的被除數(shù) 1 位 第 1 章 總體設(shè)計方案 3 運算模塊 一個余數(shù)移位模塊 一個商移位模塊和一個由觸發(fā)器和計數(shù)器構(gòu)成的 控制模塊 移位模塊采用 Verilog 設(shè)計輸入方式 其余采用原理圖設(shè)計輸入方式 采用硬件描述語言進(jìn)行電路設(shè)計并實現(xiàn)表 1 1 中給定的功能 設(shè)計的Verilog 程序經(jīng)編譯 調(diào)試后形成 bit 文件并下載到 XCV200 可編程邏輯芯片中 經(jīng)硬件 測試驗證設(shè)計的正確性 定點原碼一位除法器的原理框圖如圖 1 1 所示 被除數(shù)經(jīng)選擇器首次存入余 數(shù)寄存器中 除數(shù)取反后存入除數(shù)寄存器中 兩數(shù)經(jīng)加法器實現(xiàn)加法運算 將商 送入商寄存器中 同時將結(jié)果送入選擇移位電路中進(jìn)行移位 再將移位后的結(jié)果 經(jīng)選擇器送入余數(shù)寄存器中 圖圖 1 1 恢復(fù)余數(shù)定點原碼一位除法器原理框圖恢復(fù)余數(shù)定點原碼一位除法器原理框圖 1 2 設(shè)計環(huán)境設(shè)計環(huán)境 硬件環(huán)境 偉福 COP2000 型計算機組成原理實驗儀 XCV200 實驗板 微 機 EDA 環(huán)境 Xilinx Foundation3 1 設(shè)計軟件 第 2 章 詳細(xì)設(shè)計方案 4 第 2 章 詳細(xì)設(shè)計方案 2 1 頂層方案圖的設(shè)計與實現(xiàn)頂層方案圖的設(shè)計與實現(xiàn) 頂層方案圖實現(xiàn)一位除法器的邏輯功能 采用原理圖設(shè)計輸入方式完成 電 路實現(xiàn)基于 XCV200 可編程邏輯芯片 在完成原理圖的功能設(shè)計后 把輸入 輸出 信號安排到 XCV200 指定的引腳上去 實現(xiàn)芯片的引腳鎖定 2 1 1 創(chuàng)建頂層圖形設(shè)計文件創(chuàng)建頂層圖形設(shè)計文件 頂層圖形文件主要由兩輸入模塊 一個運算模塊 兩個移位模塊和一個控制 模塊組裝而成的一個完整的設(shè)計實體 頂層圖形文件結(jié)構(gòu)如圖 2 1 所示 圖圖 2 1 定點原碼一位除法器頂層圖形文件結(jié)構(gòu)定點原碼一位除法器頂層圖形文件結(jié)構(gòu) 2 1 2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定 1 器件的選擇 器件的選擇 由于硬件設(shè)計環(huán)境是基于偉福 COP2000 型計算機組成原理實驗儀和 XCV200 第 2 章 詳細(xì)設(shè)計方案 5 實驗板 故采用的目標(biāo)芯片為 Xlinx XCV200 可編程邏輯芯片 2 引腳鎖定 引腳鎖定 把頂層圖形文件中的輸入 輸出信號安排到 Xlinx XCV200 芯片指定的引腳上 去 實現(xiàn)芯片的引腳鎖定 各信號及 Xlinx XCV200 芯片引腳對應(yīng)關(guān)系如表 2 1 所 示 表表 2 1 信號和芯片引腳對應(yīng)關(guān)系信號和芯片引腳對應(yīng)關(guān)系 圖形文件中的輸入圖形文件中的輸入 輸出信號輸出信號XCV200芯片引腳芯片引腳 TR70 TS71 CP72 BCH7094 BCH6 095 BCH5096 BCH4097 BCH3100 BCH2101 BCH1102 BCH0103 CH7079 CH6080 CH5081 CH4082 CH3084 CH2085 CH1086 CH0087 YS7224 YS6228 YS5229 YS4230 YS3231 YS2232 YS1234 YS0235 SHA7215 SHA6216 SHA5217 SHA4218 SHA3220 SHA2221 SHA1222 SHA0223 第 2 章 詳細(xì)設(shè)計方案 6 2 2 功能模塊的設(shè)計與實現(xiàn)功能模塊的設(shè)計與實現(xiàn) 恢復(fù)余數(shù)定點原碼一位除法器是以兩輸入寄存器模塊 一個加法器模塊 兩 個輸出模塊 兩個移位模塊和一個由觸發(fā)器和計數(shù)器構(gòu)成的控制模塊構(gòu)成 移位 模塊采用 Verilog 設(shè)計輸入方式 其余采用原理圖設(shè)計輸入方式 具體設(shè)計如圖 2 2 所示 圖圖 2 2 恢復(fù)余數(shù)定點原碼一位除法器功能模塊圖恢復(fù)余數(shù)定點原碼一位除法器功能模塊圖 2 2 1 選擇移位模塊的設(shè)計與實現(xiàn)選擇移位模塊的設(shè)計與實現(xiàn) 選擇移位的三個輸入分別用 HIN 7 0 NIN 7 0 CS 表示 當(dāng) CS 為 1 時數(shù)據(jù)選 擇器選擇 HIN 7 0 送入移位器 當(dāng) CS 為 0 時數(shù)據(jù)選擇器選擇 NIN 7 0 送入移位 器 移位部分通過程序?qū)崿F(xiàn) 形成的 Verilog 程序用 ZUOYI VHD 表示 具體電 路及程序如下 第 2 章 詳細(xì)設(shè)計方案 7 圖圖 2 2 1 選擇移位模塊圖形文件選擇移位模塊圖形文件 1 創(chuàng)建 創(chuàng)建 Verilog 源文件源文件 module yiwei X7 X6 X5 X4 X3 X2 X1 X0 CE CLR QQOUT input X7 input X6 input X5 input X4 input X3 input X2 input X1 input X0 input CE input CLR output 7 0 QQOUT 第 2 章 詳細(xì)設(shè)計方案 8 reg 7 0 QQOUT add your declarations here add your code here always CLR begin if CLR QQOUT 0 else begin QQOUT 7 X7 QQOUT 6 X6 QQOUT 5 X5 QQOUT 4 X4 QQOUT 3 X3 QQOUT 2 X2 QQOUT 1 X1 QQOUT 0 0 end endmodule 2 創(chuàng)建元件圖形符號 創(chuàng)建元件圖形符號 為了能在圖形編輯器 原理圖設(shè)計輸入方式 中調(diào)用此移位器 需要為 ZUOYI 創(chuàng)建一個元件圖形符號 可用 Xilinx ISE 編譯器的 Create Symbol 模塊實 現(xiàn) 3 功能仿真 功能仿真 對創(chuàng)建的兩輸入或門元件 ZUOYI 進(jìn)行功能仿真 驗證其功能的正確性 可用 Xilinx ISE 編譯器的 Simulator 模塊實現(xiàn) 仿真結(jié)果如下 第 2 章 詳細(xì)設(shè)計方案 9 2 2 2 余數(shù)選擇器模塊的設(shè)計與實現(xiàn)余數(shù)選擇器模塊的設(shè)計與實現(xiàn) 1 創(chuàng)建元件圖形符號 創(chuàng)建元件圖形符號 YIN 7 0 BIN 7 0 CS CP OUT 7 0 余數(shù)選擇器的四個輸入分別用 HIN 7 0 NIN 7 0 CS CP 表示 通過數(shù)據(jù)選 擇器選擇數(shù)據(jù) 當(dāng) CS 為 1 時將數(shù)據(jù) HIN 7 0 送入余數(shù)寄存器中 當(dāng) CS 為 0 時將 數(shù)據(jù) NIN 7 0 送入余數(shù)寄存器中具體電路如下 2 器件實現(xiàn) 器件實現(xiàn) 第 2 章 詳細(xì)設(shè)計方案 10 3 功能仿真 功能仿真 對創(chuàng)建的半加器元件 H ADDER 進(jìn)行功能仿真 驗證其功能的正確性 可用 Xilinx ISE 編譯器的 Simulator 模塊實現(xiàn) 2 2 3 控制器模塊的設(shè)計與實現(xiàn)控制器模塊的設(shè)計與實現(xiàn) 1 創(chuàng)建元件圖形符號 創(chuàng)建元件圖形符號 控制器的三個輸入端中 S R 為觸發(fā)器的兩輸入端當(dāng) S 值 1 時將被除數(shù)除數(shù) 打入寄存器當(dāng) R 值 1 時脈沖打入 CP 為脈沖輸入端 SQ SC 為輸出端 2 器件實現(xiàn) 器件實現(xiàn) 3 功能仿真 功能仿真 對創(chuàng)建的半加器元件 H ADDER 進(jìn)行功能仿真 驗證其功能的正確性 第 2 章 詳細(xì)設(shè)計方案 11 可用 Xilinx ISE 編譯器的 Simulator 模塊實現(xiàn) 2 3 仿真調(diào)試仿真調(diào)試 仿真調(diào)試主要驗證設(shè)計電路邏輯功能 時序的正確性 本設(shè)計中主要采用功 能仿真方法對設(shè)計的電路進(jìn)行仿真 1 建立仿真波形文件及仿真信號選擇 建立仿真波形文件及仿真信號選擇 功能仿真時 首先建立仿真波形文件 選擇仿真信號 對選定的輸入信號設(shè) 置參數(shù) 選定的仿真信號和設(shè)置的參數(shù)如表 2 2 所示 表表 2 2 仿真信號選擇和參數(shù)設(shè)置仿真信號選擇和參數(shù)設(shè)置 輸輸 入入 信信 號號輸輸 出出 信信 號號 BCH CHTS TR CPYS7SHA7 34 081 0 0 34 08 0 1 1 34 080 1 1 34 080 1 1 34 080 1 1 34 080 1 1 2 功能仿真結(jié)果與分析 功能仿真結(jié)果與分析 功能仿真波形結(jié)果如圖 2 2 所示 仿真數(shù)據(jù)結(jié)果如表 2 3 所示 對表 2 3 與表 1 1 的內(nèi)容進(jìn)行對比 可以看出功能仿真結(jié)果是正確的 進(jìn)而說明電路設(shè)計的正 確性 圖圖 2 2 功能仿真波形結(jié)果功能仿真波形結(jié)果 第 2 章 詳細(xì)設(shè)計方案 12 表表 2 3 仿真數(shù)據(jù)結(jié)果仿真數(shù)據(jù)結(jié)果 輸輸 入入 信信 號號輸輸 出出 信信 號號 BCH CHTS TR CPYS7SHA7 34 081 0 0 0400 34 08 0 1 10830 34 080 1 1 0031 34 080 1 1 0032 34 080 1 1 0034 34 080 1 10038 第 3 章 編程下載與硬件測試 13 第 3 章 編程下載與硬件測試 3 1 編程下載編程下載 利用 Xilinx ISE 的編程下載功能 將得到的 bit 文件下載到 XCV200 實驗板 的 XCV200 可編程邏輯芯片中 3 2 硬件測試及結(jié)果分析硬件測試及結(jié)果分析 利用 XCV200 實驗板進(jìn)行硬件功能測試 一位全加器的輸入數(shù)據(jù)通過 XCV200 實驗板的輸入開關(guān)實現(xiàn) 輸出數(shù)據(jù)通過 XCV200 實驗板的 LED 指示燈實 現(xiàn) 其對應(yīng)關(guān)系如表 3 1 所示 表表 3 1 XCV200 實驗板信號對應(yīng)關(guān)系實驗板信號對應(yīng)關(guān)系 XCV200芯片引腳信號芯片引腳信號XCV200實驗板實驗板 BCH 7 K4 7 BCH 6 K4 6 BCH 5 K4 5 BCH 4 K4 4 BCH 3 K4 3 BCH 2 K4 2 BCH 1 K4 1 BCH 0 K4 0 CH 7 K3 7 CH 6 K3 6 CH 5 K3 5 CH 4 K3 4 CH 3 K3 3 CH 2 K3 2 CH 1 K3 1 CH 0 K3 0 TSK2 0 TRK2 1 CPK2 2 SHA 7 0 七段數(shù)碼管D0 YS 7 0 七段數(shù)碼管D1 利用表 2 2 中的輸入?yún)?shù)作為輸入數(shù)據(jù) 逐個測試輸出結(jié)果 即用 XCV200 實驗板的開 關(guān) K4 K2 K3 輸入數(shù)據(jù) 同時觀察七段數(shù)碼管 D0 七段數(shù)碼管 D1 的輸出 參考文獻(xiàn) 14 參考文獻(xiàn) 1 曹昕燕 EDA 技術(shù)實驗與課程設(shè)計 M 北京 清華大學(xué)出版社 2006 2 范延濱 微型計算機系統(tǒng)原理 接口與 EDA 設(shè)計技術(shù) M 北京 北京郵電大學(xué) 出版社 2006 3 王愛英 計算機組成與結(jié)構(gòu) 第 4 版 M 北京 清華大學(xué)出版社 2006 4 William Stallings 張昆藏 譯 計算機組織與結(jié)構(gòu) 性能設(shè)計 第五版 M 北京 電子工