第八章--清華數(shù)字電子技術第五版閻石課件

數(shù)字電子技術基礎 第五版 教學課件清華大學閻石王紅 聯(lián)系地址 清華大學自動化系郵政編碼 100084電子信箱 wang hong 聯(lián)系電話 010 62792973 第八章可編程邏輯器件 第八章可編程邏輯器件 PLD ProgrammableLogicDevice 8 1概述一 PLD的基本特點1 數(shù)字集成電路從功能上有分為通用型 專用型兩大類2 PLD的特點 是一種按通用器件來生產(chǎn) 但邏輯功能是由用戶通過對器件編程來設定的 數(shù)字系統(tǒng) 二 PLD的發(fā)展和分類PROM是最早的PLDPAL可編程邏輯陣列FPLA現(xiàn)場可編程陣列邏輯GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件FPGA現(xiàn)場可編程門陣列ISP PLD在系統(tǒng)可編程的PLD 三 LSI中用的邏輯圖符號 8 2現(xiàn)場可編程邏輯陣列FPLA 組合電路和時序電路結構的通用形式 A0 An 1 W0W 2n 1 D0Dm 8 2FPLA 組合電路和時序電路結構的通用形式 8 3PAL ProgrammableArrayLogic 8 3 1PAL的基本電路結構一 基本結構形式可編程 與 陣列 固定 或 陣列 輸出電路最簡單的形式為 二 編程單元出廠時 所有的交叉點均有熔絲 8 3 2PAL的輸出電路結構和反饋形式 一 專用輸出結構 用途 產(chǎn)生組合邏輯電路 二 可編程輸入 輸出結構 用途 組合邏輯電路 有三態(tài)控制可實現(xiàn)總線連接可將輸出作輸入用 三 寄存器輸出結構 用途 產(chǎn)生時序邏輯電路 四 異或輸出結構 時序邏輯電路還可便于對 與 或 輸出求反 五 運算反饋結構 時序邏輯電路可產(chǎn)生A B的十六種算術 邏輯運算 8 3 3PAL的應用舉例 8 4通用邏輯陣列GAL 8 4 1電路結構形式可編程 與 陣列 固定 或 陣列 可編程輸出電路OLMC 編程單元采用E2CMOS可改寫 GAL16V8 8 4 2OLMC 數(shù)據(jù)選擇器 8 4 3GAL的輸入和輸出特性 GAL是一種較為理想的高輸入阻抗器件 GAL輸出緩沖級 8 5可擦除的可編程邏輯陣列EPLD 一 結構特點相當于 與 或 陣列 PAL OLMC二 采用EPROM工藝集成度提高 8 7現(xiàn)場可編程門陣列FPGA 一 基本結構 1 IOB2 CLB3 互連資源4 SRAM 1 IOB 可以設置為輸入 輸出 輸入時可設置為 同步 經(jīng)觸發(fā)器 異步 不經(jīng)觸發(fā)器 2 CLB 本身包含了組合電路和觸發(fā)器 可構成小的時序電路將許多CLB組合起來 可形成大系統(tǒng) 3 互連資源 4 SRAM分布式每一位觸發(fā)器控制一個編程點 二 編程數(shù)據(jù)的裝載 數(shù)據(jù)可先放在EPROM或PC機中通電后 自行啟動FPGA內(nèi)部的一個時序控制邏輯電路 將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中 裝載 結束后 進入編程設定的工作狀態(tài) 每次停電后 SRAM中數(shù)據(jù)消失下次工作仍需重新裝載 8 8在系統(tǒng)可編程通用數(shù)字開關 ispGDS ispGDS22的結構框圖 8 9PLD的編程 以上各種PLD均需離線進行編程操作 使用開發(fā)系統(tǒng)一 開發(fā)系統(tǒng)硬件 計算機 編程器軟件 開發(fā)環(huán)境 軟件平臺 VHDL Verilog真值表 方程式 電路邏輯圖 Schematic 狀態(tài)轉換圖 FSM 二 步驟抽象 系統(tǒng)設計采用Top Down的設計方法 選定PLD選定開發(fā)系統(tǒng)編寫源程序 或輸入文件 調(diào)試 運行仿真 產(chǎn)生下載文件下載測試