集成電路設(shè)計(jì)基礎(chǔ)期末考試復(fù)習(xí)題

1、全部復(fù)習(xí)題均可在教材上找到參考答案！1. 摩爾定律的內(nèi)容：單位面積芯片上所能容納的器件數(shù)量，每12-18個(gè)月翻一番。2. 摩爾定律得以保持的途徑：特征尺寸不斷縮小、增大芯片面積及單元結(jié)構(gòu)的改進(jìn)。3. 圖形的加工是通過光刻和刻蝕工藝完成的。4. 在場區(qū)中，防止出現(xiàn)寄生溝道的措施：足夠厚的場氧化層、場區(qū)注硼、合理的版圖。5. 形成SOI材料的三種主要技術(shù)：注氧隔離技術(shù)、鍵合減薄技術(shù)、智能剝離技術(shù)。6. 實(shí)際的多路器和逆多路器中輸入和輸出一般是多位信息，如果對m個(gè)n位數(shù)據(jù)進(jìn)行選擇，則需要n位m選一多路器。7. 在氧化層上形成所需要的圖形的步驟：甩膠、曝光、顯影、刻蝕、去膠。8. 版圖設(shè)計(jì)規(guī)則可以用兩

2、種形式給出：微米規(guī)則和規(guī)則。9. 常規(guī)CMOS結(jié)構(gòu)的閂鎖效應(yīng)嚴(yán)重地影響電路的可靠性，解決閂鎖效應(yīng)最有效的辦法是開發(fā)多晶硅技術(shù)。10. 要實(shí)現(xiàn)四選一多路器，應(yīng)該用2位二進(jìn)制變量組成4個(gè)控制信號，控制4個(gè)數(shù)據(jù)的選擇。11. 摩爾分析了集成電路迅速發(fā)展的原因，他指出集成度的提高主要是三方面的貢獻(xiàn)：特征尺寸不斷縮小、芯片面積不斷增大、器件和電路結(jié)構(gòu)的不斷改進(jìn)。12. 縮小特征尺寸的目的：使集成電路繼續(xù)遵循摩爾定律提高集成密度；提高集成度可以使電子設(shè)備體積更小、速度更高、功耗更低；降低單位功能電路的成本，提高產(chǎn)品的性能/價(jià)格比，使產(chǎn)品更具競爭力。13. N阱CMOS主要工藝步驟：襯底硅片的選擇制作n阱場

3、區(qū)氧化制作硅柵形成源、漏區(qū)形成金屬互連線。14. 解決雙極型晶體管縱向按比例縮小問題的最佳方案之一，就是采用多晶硅發(fā)射極結(jié)構(gòu)，避免發(fā)射區(qū)離子注入對硅表面的損傷。15. n輸入與非門設(shè)計(jì)考慮，根據(jù)直流特性設(shè)計(jì)：Kr=KN/KP=n3/2；根據(jù)瞬態(tài)特性設(shè)計(jì)：Kr=KN/KP=n。n輸入或非門設(shè)計(jì)考慮，根據(jù)直流特性設(shè)計(jì)：Kr=KN/KP=n-3/2；根據(jù)瞬態(tài)特性設(shè)計(jì)：Kr= Kr=KN/KP=1/n.16. CE等比例縮小定律要求器件的所有幾何尺寸，包括橫向和縱向尺寸，都縮小k倍；襯底摻雜濃度增大K倍；電源電壓下降K倍。CV等比例縮小定律要求器件的所有幾何尺寸都縮小K倍；電源電壓保持不變；襯底摻雜濃

4、度增大K倍，以便使內(nèi)部的耗盡層寬度和外部尺寸一起縮小。QCE等比例縮小定律要求器件尺寸K倍縮小，電源電壓減小/K倍（1K），襯底摻雜濃度增大K倍，使耗盡層寬度和器件尺寸一樣縮小。17. 正膠在曝光時(shí)被光照的光刻膠發(fā)生分解反應(yīng)，在顯影時(shí)很容易被去掉。18. 先進(jìn)的雙極晶體管結(jié)構(gòu)的三個(gè)基本特征：自對準(zhǔn)工藝、多晶硅發(fā)射極技術(shù)和深槽隔離技術(shù)。19. 存儲器的總體結(jié)構(gòu)包括：存儲單元陣列、譯碼器、輸入/輸出緩沖器、時(shí)鐘和控制電路。20. 要使電路正常工作，時(shí)鐘信號為低電平的時(shí)間必須大于電路的上升時(shí)間。21. 制作硅柵具體步驟：生長緩沖層、溝道區(qū)注入、離子注入、CVD工藝淀積多晶硅、多晶硅摻雜、光刻和刻蝕形

5、成多晶硅柵的圖形。22. BiCMOS技術(shù)的特點(diǎn)?23. MOS存儲器主要分為哪兩大類? 隨機(jī)存取存儲器RAM的可分為：動(dòng)態(tài)隨機(jī)存取存儲器和靜態(tài)隨機(jī)存取存儲器。24. 如果構(gòu)成CMOS反相器的NMOS和PMOS管參數(shù)不對稱，則反相器的直流電壓傳輸特性曲線將發(fā)生變化。在VTN=-VTP的情況下，如果Kr=1，則Vit=0.5VDD；如果Kr1，則Kr=KN/KP=1/n。25. 常用摻雜方法：擴(kuò)散和離子注入。26. PN結(jié)隔離SBC結(jié)構(gòu)工藝流程：襯底材料制備埋層的形成N型外延層的形成隔離區(qū)的形成晶體管基區(qū)的形成晶體管發(fā)射區(qū)和引線孔的形成金屬化的形成。27. 集成電路的加工過程的三種基本操作：形成

6、某種材料的薄膜；在各種材料的薄膜上形成需要的圖形；通過摻雜改變材料的電阻率或雜質(zhì)類型。28. NMOS晶體管可分為兩種類型：增強(qiáng)型NMOS和耗盡型NMOS。29. N+埋層的兩個(gè)作用：減小晶體管集電區(qū)串聯(lián)電阻和減弱寄生PNP管效應(yīng)。30. 輸入緩沖器兩方面作用：作為電平轉(zhuǎn)換的接口電路和改善輸入信號的驅(qū)動(dòng)能力。31. 在門電路中，要使速度不退化，則串聯(lián)管子的導(dǎo)電因子要增大n倍,獲得最佳性能的設(shè)計(jì)是：KNeff=KPeff。32. 形成材料薄膜的方法：化學(xué)汽相淀積（CVD）、 物理汽相淀積（PVD）和低功耗方法。33. 版圖設(shè)計(jì)規(guī)則給出了三種尺寸限制： 、同一層次圖形之間的最小間距、不同層次圖形之

7、間的對準(zhǔn)容差，或叫套刻間距。34. 形成SOI材料的三種主要技術(shù)：注氧隔離技術(shù)、鍵合減薄技術(shù)、智能剝離技術(shù)。35. 在驅(qū)動(dòng)很大的負(fù)載電容時(shí)，需要設(shè)計(jì)合理的輸出緩沖器，需滿足：提供所驅(qū)動(dòng)負(fù)載需要的電流、使緩沖器的 最小。36. 為了保證電路能正常工作，一般對電路的輸入邏輯電平有一個(gè)允許的變化范圍，在這個(gè)輸入電平的變化范圍內(nèi)，可以保證輸出邏輯電平正確。允許的輸入電平變化范圍就是電路的 邏輯擺幅 。37. QCE等比例縮小定律要求電源電壓減小/K倍（1K），在選擇時(shí)可以根據(jù)實(shí)際應(yīng)用需要分為高性能方案和低功耗方案。38. PMOS晶體管可以分為：增強(qiáng)型PMOS和耗盡型PMOS。39. IC工藝進(jìn)入超大

8、規(guī)模時(shí)代以后，SBC工藝已不能滿足集成電路發(fā)展的需要，主要有三個(gè)原因：SBC結(jié)構(gòu)晶體管管芯面積大，集成度低；SBC結(jié)構(gòu)晶體管面積大，導(dǎo)致寄生電容大，因此大大降低了電路的速度；由隔離墻P型區(qū)引入的PNP寄生晶體管可能導(dǎo)致閂鎖效應(yīng)。40. 對CMOS反相器的直流噪聲容限有三種不同的定義方法：由極限輸出電平定義的噪聲容限；由單位增益點(diǎn)定義的噪聲容限；由反相器邏輯閾值定義的最大噪聲容限。41. 由于CMOS電路具有最大的邏輯擺幅、噪聲容限大，一般CMOS電路的設(shè)計(jì)主要是考慮速度和面積要求。42. 在晶體管的EM模型中，端電流和端電壓之間的關(guān)系。43. 影響MOS晶體管閾值電壓的因素有哪些?44. MO

9、S管在不同工作狀態(tài)下本征電容值。45. MOS晶體管的本征電容通常是指哪幾部分電容？MOS晶體管的寄生電容通常是指哪幾部分電容？答：MOSFET本征電容包括：柵-襯電容CGB；柵-源電容CGS；柵-漏電容CGDMOSFET寄生電容包括：柵-源、柵-漏覆蓋電容；柵-襯底覆蓋電容；源、漏區(qū)pn結(jié)勢壘電容。46. 連線寄生效應(yīng)對集成電路性能的影響。答：連線寄生效應(yīng)的影響：連線存在著寄生電阻、電容; 由于金屬的電阻率是基本不變的，這將導(dǎo)致按比例縮小后電路內(nèi)連線的電阻增大; 芯片面積增大使連線長度增加，連線RC延遲影響加大; 連線寄生效應(yīng)對電路可靠性和速度帶來影響。47. 小尺寸MOS器件中的二級效應(yīng)包

10、括哪些？答：小尺寸MOS器件中的二級效應(yīng)包括：短溝道效應(yīng)；窄溝道效應(yīng)；飽和區(qū)溝道長度調(diào)制效應(yīng)；遷移率退化和速度飽和；熱電子效應(yīng)。48. 對長溝道MOS器件一般都采用簡單的一維模型計(jì)算MOS晶體管的電流，試推導(dǎo)出線性區(qū)和飽和區(qū)的簡單電流方程（采用以下近似：緩變溝道近似；強(qiáng)反型近似；只考慮多子的漂移運(yùn)動(dòng)，忽略少子擴(kuò)散電流；近似認(rèn)為反型載流子的遷移率是常數(shù)；薄層電荷近似）49. 在MOS晶體管中，柵和源、漏區(qū)之間存在哪兩種邊緣效應(yīng)？50. 以富NMOS電路為例說明電荷分享問題對電路的影響。答：51. 晶體管采用共基極接法時(shí)，輸出特性曲線表現(xiàn)為：當(dāng)VCB0時(shí)，IC基本不隨VCB變化，VCB0時(shí)，IC隨

11、VCB的減小劇烈變小到0，用EM模型分析上述現(xiàn)象。答：IE不變反映VBE基本不變，由當(dāng)VCB0時(shí)，則：上式反映在VCB0的條件下集電極電流IC與VCB無關(guān)。而當(dāng)VCB0時(shí)，即集電結(jié)正偏，不可忽略，得：，由此可見，VCB0條件下，隨VCB的減小IC減小，最后IC可以等于0.52. SPICE中的MOS晶體管模型有哪些？53. 集成電路中的電阻可以用哪些方法形成？與MOS工藝兼容的電阻包括哪些？ 54. 依據(jù)MOS晶體管電容的簡化模型，作為簡單分析，輸入、輸出電容可以近似取為什么？55. 分區(qū)推導(dǎo)CMOS反相器的直流電壓傳輸特性。并畫出CMOS反相器的直流電壓傳輸特性曲線。答：（書上有詳細(xì)解）56

12、. 根據(jù)一個(gè)四位二選一多路器真值表，寫出該邏輯表達(dá)式，并畫出該多路器的邏輯圖和電路圖?？刂菩盘栞敵鯵3Y0S11010001B3B000A3A0答：一個(gè)實(shí)際的四位CMOS二選一多路器57. 畫出實(shí)現(xiàn)邏輯功能的邏輯圖和電路圖，如果根據(jù)對電路性能的要求確定了Kpeff和KNeff，設(shè)計(jì)電路中每個(gè)管子的導(dǎo)電因子。 答：邏輯圖對于給定功能，先畫出NMOS電路，PMOS與NMOS是對偶關(guān)系電路圖58. 如圖為集成電路光刻工藝中的幾個(gè)階段，ABCD脫膜成型（1）請將其按工藝流程重新排序并說明各步驟中的工藝名稱。（2）掩模中的T型區(qū)域是曝光區(qū)域還是掩蔽區(qū)域？為什么？（3）簡要說明刻蝕（或腐蝕）的含義。59.

13、 畫出實(shí)現(xiàn)邏輯功能的CMOS電路圖，如果根據(jù)對電路性能的要求確定了Kpeff和KNeff，設(shè)計(jì)電路中每個(gè)管子的導(dǎo)電因子。具體分析過程略，書上有詳細(xì)解，對于給定電路,根據(jù)NMOS邏輯塊確定電路功能。仍然用等效反相器分析電路性能。對直流特性分析要考慮不同輸入狀態(tài)；對瞬態(tài)特性分析要考慮最壞情況。60. 給出實(shí)現(xiàn)邏輯功能的兩種不同方案，并畫出相應(yīng)的邏輯圖。61. PN結(jié)隔離SBC結(jié)構(gòu)工藝流程。答：（1）、襯底材料制備（2）、埋層的形成（3）、N型外延層的形成（4） 、隔離區(qū)的形成（5）、晶體管基區(qū)的形成（6）、晶體管發(fā)射區(qū)和引線孔的形成（7）、金屬化的形成62. 設(shè)計(jì)一個(gè)兩輸入與非門，要求在最壞情況下

14、輸出上升時(shí)間和下降時(shí)間不大于0.5ns已知：CL=1PF,VDD=5V,VTN=0.8V,VTP=0.9V,采用0.6m工藝，有KN=12010-6A/V2，KP=6010-6A/V2。解：（書上有詳細(xì)解） WP1=WP2=14.28m，WN1=WN2=13.8m63. 設(shè)計(jì)一個(gè)兩輸入或非門，要求在最壞情況下輸出上升時(shí)間和下降時(shí)間不大于0.5ns已知：CL=1PF，VDD=5V，VTN=0.8V，VTP= -0.9V，采用0.6m工藝，有KN=12010-6A/V2，KP=6010-6A/V2。解：書上有詳細(xì)解64. 設(shè)計(jì)電路,工作頻率f=50MHZ，VTN= -VTP=0.8V，柵氧化層厚度

15、為500埃，n=400，p=200，L=2m，VDD=5V，按全對稱求各管的寬度。解：門電路圖略，同學(xué)自己畫出按照全對稱設(shè)計(jì)，使等效反相器的上升時(shí)間和下降時(shí)間相等。根據(jù)對工作頻率的要求，等效反相器的上升時(shí)間和下降時(shí)間由下式限定：tr=tf1/2f=110-8（s）求得時(shí)間常數(shù)r=5.7910-9（s），根據(jù)等效反相器中導(dǎo)電因子與時(shí)間常數(shù)的關(guān)系得到：等效反相器中PMOS管的導(dǎo)電因子Kpeff=3.4510-5等效反相器中NMOS管的導(dǎo)電因子Kneff=3.4510-5對于所設(shè)計(jì)電路，考慮最壞情況情況，兩個(gè)并聯(lián)的PMOS管A,B，只有一個(gè)管對負(fù)載電容充電，即PMOS管ACD串聯(lián)或BCD并聯(lián)，相當(dāng)于把三個(gè)同樣寬度管子的溝道長度串聯(lián)起來，在溝道寬度不變的情況下，使溝道長度增加二倍，因此導(dǎo)電因子減小2/3，因此PMOS管導(dǎo)電因子都為3Kpeff,即KAP=KBP=KCP=KDP=3Keff。根據(jù)導(dǎo)電因子表達(dá)式，按照導(dǎo)電溝道長度為2m，得到PMOS管溝道寬度的設(shè)計(jì)值，(W/P)p=5所設(shè)計(jì)的PMOS溝