EDA實(shí)驗(yàn)報(bào)告時(shí)序電路

1、專用集成電路設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)78 時(shí)序邏輯的特性姓名：戴士珺學(xué)號(hào)：班級(jí)：電科1301指導(dǎo)老師：趙巖1、 實(shí)驗(yàn)?zāi)康睦斫釩MOS靜態(tài)傳輸門寄存器的結(jié)構(gòu)和時(shí)序特性。了解SPICE仿真模型、門級(jí)（RTL級(jí)）仿真模型、電路綜合模型之間的區(qū)別。2、 實(shí)驗(yàn)內(nèi)容靜態(tài)CMOS傳輸門主從正沿觸發(fā)寄存器的結(jié)構(gòu)如下圖所示。a) 描述其工作原理。b) 設(shè)使用0.25um工藝，NMOS管的尺寸為L(zhǎng) = 0.250um，W = 0.375um；PMOS管的尺寸為L(zhǎng) = 0.250um，W = 1.125um。仿真反相器和傳輸門的延時(shí)。c) 計(jì)算寄存器的建立時(shí)間、保持時(shí)間、傳播延時(shí)。d) 根據(jù)（c）中計(jì)算出的時(shí)序特性參數(shù)，調(diào)

2、整D和CK之間的相位關(guān)系，使用SPICE分別仿真D的變化滿足建立時(shí)間要求、不滿足建立時(shí)間要求、滿足保持時(shí)間要求、不滿足保持時(shí)間要求的情況。答：a）工作原理：當(dāng)時(shí)鐘處于低電平時(shí)（CLK=0），T1導(dǎo)通T2關(guān)斷，輸入D被采樣到節(jié)點(diǎn)Qm上。在此期間，T3和T4分別關(guān)斷和導(dǎo)通。交叉耦合的反相器（I5，I6）保持從鎖存器的狀態(tài)。當(dāng)時(shí)鐘上升到高電平時(shí)，主級(jí)停止采樣輸入并進(jìn)入維持狀態(tài)。T1關(guān)斷T2導(dǎo)通，交叉耦合的反相器I2和I3保持Qm狀態(tài)。同時(shí)，T3導(dǎo)通T4關(guān)斷，Qm被復(fù)制到輸出Q上。b) 反相器延時(shí)：仿真波形圖如圖1.1所示。圖1.1 反相器延時(shí)仿真波形圖Measure輸出文件為：$DATA1 SOUR

3、CE=HSPICE VERSION=U-2003.09 .TITLE *dai78_1object invt1dlay invt2dlay temper alter# 2.795e-11 1.937e-11 25.0000 1.0000 輸入下降延時(shí)：2.795e-11s 輸入上升延時(shí)：1.937e-11s（這里及以下計(jì)算的都是50%50%延時(shí)）傳輸門：仿真波形如圖1.2所示這里設(shè)置傳輸門的C端（Nmos的柵極）為高電平，輸入A為脈沖信號(hào)，測(cè)試B端輸出的延時(shí)。圖1.2 傳輸門的延時(shí)Measure輸出文件為：$DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITL

4、E *dai78_1object invt1dlay invt2dlay temper alter# 1.204e-11 1.108e-11 25.0000 1.0000 上升沿延時(shí)：1.204e-11s 下降沿延時(shí)：1.108e-11s該部分的程序?yàn)椋?dai78_1object.lib cmos25_level49.txt TT .options post=2.tran 1ps 1ns .probe .global pvcc vccVcc pvcc 0 dc 2.5VV1 A 0 pulse(0V 2.5V 0ps 0ps 0ps 200ps 400ps)V3 C 0 dc 2.5V *p

5、ulse(0V 2.5V 0ps 0ps 0ps 200ps 400ps).subckt inv in out m1 out in GND GND NMOS L=0.25u W=0.375um2 out in pvcc pvcc PMOS L=0.25u W=1.125u.ends.subckt trang A B C0 C m1 B C0 A pvcc PMOS L=0.25u W=1.125um2 B C A GND NMOS L=0.25u W=0.375u.endsx1 C C0 invx2 A out C0 C trang.measure tran invt1dlay trig V(

6、A) val=1.25V td=0 rise=2+ targ V(out) val=1.25V td=0 rise=2.measure tran invt2dlay trig V(A) val=1.25V td=0 fall=2+ targ V(out) val=1.25V td=0 fall=2 .endc)計(jì)算寄存器的建立時(shí)間選擇反相器上升沿和下降沿延時(shí)中較大的作為傳播延時(shí)Tpd_inv=27.95ps.選擇傳輸門上升沿和下降沿延時(shí)中較大的作為傳播延時(shí)Tpd_tx=12.04ps假設(shè)污染延時(shí)為0，而且CLK的反向輸出延時(shí)也為0.則建立時(shí)間=3*Tpd_inv+Tpd_tx=95.89ps傳

7、播延時(shí)= Tpd_inv+Tpd_tx=39.99ps維持時(shí)間為0.當(dāng)時(shí)鐘為高電平時(shí)，傳輸門T1關(guān)斷。由于D輸入和CLK在到達(dá)T1之前都要通過反相器，所以在時(shí)鐘變?yōu)楦唠娖街筝斎肷系娜魏巫兓疾粫?huì)影響輸出。d)設(shè)置輸入D和時(shí)鐘CLK都為pulse電壓源。輸入D延時(shí)130ps 時(shí)鐘CLK延時(shí)300ps相差170ps仿真的波形輸出如圖1.3所示。圖1.3 輸入與時(shí)鐘相差170ps時(shí)的仿真波形輸出由上至下依次是D、CLK、Q、Qm，可以看出Q的值不對(duì)?？梢钥吹絈m有上升的過程，但是在上升結(jié)束前傳輸門T2的輸入就已經(jīng)下降了。而時(shí)鐘在傳輸門T2兩端的節(jié)點(diǎn)穩(wěn)定在同一值之前就有效了，因此造成了不正確的值寫入

8、主寄存器。調(diào)整輸入D與時(shí)鐘的時(shí)間差輸入延時(shí)120ps時(shí)鐘延時(shí)300ps相差180ps仿真的波形如圖1.4所示圖1.4 輸入與時(shí)鐘相差180ps時(shí)的仿真波形輸出可見Q的輸出穩(wěn)定在2.5V（高電平），所以對(duì)輸入D的采樣值是正確的。故寄存器的建立時(shí)間應(yīng)小于等于180ps，在171ps180ps之間。繼續(xù)調(diào)整輸入與時(shí)鐘的時(shí)間差，通過仿真得到寄存器的建立時(shí)間。相差175ps時(shí)的仿真波形圖：圖1.5 輸入與時(shí)鐘相差175s時(shí)的仿真波形輸出相差173ps時(shí)的仿真波形：圖1.6 輸入與時(shí)鐘相差173s時(shí)的仿真波形輸出 相差171ps時(shí)的仿真波形：圖1.7 輸入與時(shí)鐘相差171s時(shí)的仿真波形輸出這里Q的輸出錯(cuò)誤

9、，所以建立時(shí)間應(yīng)大于171ps相差172ps時(shí)的仿真波形：圖1.8 輸入與時(shí)鐘相差172s時(shí)的仿真波形輸出Q的輸出正確，所以可以在ps級(jí)確定寄存器的建立時(shí)間為172ps。保持時(shí)間：驗(yàn)證保持時(shí)間是否為0s即讓輸入的下降沿與時(shí)鐘的上升沿的時(shí)間差為0.仿真的波形圖如圖1.9所示。圖1.9 輸入與時(shí)鐘相差0s時(shí)的仿真波形輸出可見即使保持時(shí)間為0，Q依舊輸出正確。傳播延時(shí)：這里計(jì)算從CLK邊沿的50%點(diǎn)處到Q輸出的50%點(diǎn)處的延時(shí)。仿真波形如圖1.10所示。圖1.10 傳輸門寄存器的傳播延時(shí)$DATA1 SOURCE=HSPICE VERSION=U-2003.09 .TITLE *dai76_2obj

10、ect upt1dlay downvt2dlay temper alter# 1.371e-10 1.944e-10 25.0000 1.0000 可見Tc-q（lh）=137.1psTc-q（hl）=194.4ps疑問：為何依照書上P-244計(jì)算出的建立時(shí)間和傳播延時(shí)與仿真得到的結(jié)果不同呢？分析：可能是因?yàn)闀系挠?jì)算是假設(shè)了污染延時(shí)為0，CLK經(jīng)過的反相器延時(shí)也為0.顯然在仿真中，這些假設(shè)都是不能成立的。所以計(jì)算出現(xiàn)了誤差。程序（網(wǎng)表文件）：*dai76_2object.lib cmos25_level49.txt TT .options post=2.tran 1ps 3ns .probe

11、 .global pvcc vccVcc pvcc 0 dc 2.5V*V1 A 0 dc 2.5VV3 D 0 pulse(0V 2.5V 0ps 0ps 0ps 1.25ns 3ns)V4 Clk 0 pulse(0V 2.5V 500ps 0ps 0ps 0.5ns 1ns )x1 Clk Clk0 inv.subckt inv in out m1 out in GND GND NMOS L=0.25u W=0.375um2 out in pvcc pvcc PMOS L=0.25u W=1.125u.ends.subckt trang A B C0 C m1 B C0 A pvcc PMOS L=0.25u W=1.125um2 B C A GND NMOS L=0.25u W=0.375u.ends.subckt headg inD inC inC0 outQx1 inD inD0 invx2 inD0 B inC0 inC trangx3 B outQ invx4 outQ A invx5 A B inC inC0 trang.endsx3 D clk0 clk Qm headg x4 Qm clk clk0 Q headg