晶體管規(guī)則陣列設(shè)計(jì)技術(shù)

1、晶體管規(guī)則陣列設(shè)計(jì)技術(shù),VLSIC是高度復(fù)雜的集成系統(tǒng)，為保證設(shè)計(jì)的正確性并且降低設(shè)計(jì)難度，提高設(shè)計(jì)效率，避免由于在版圖設(shè)計(jì)過程中采用復(fù)雜結(jié)構(gòu)而引入不可靠因素，因此，在VLSI的設(shè)計(jì)技術(shù)中大量地采用規(guī)則結(jié)構(gòu)，晶體管規(guī)則陣列設(shè)計(jì)技術(shù)就是其中之一。 在這個(gè)結(jié)構(gòu)中的基本單元就是MOS晶體管或CMOS晶體管對(duì),天馬行空官方博客：http:/ ；QQ:1318241189；QQ群：175569632,4.1 晶體管陣列及其邏輯設(shè)計(jì)應(yīng)用,ROM是最常用的晶體管規(guī)則陣列，它以晶體管的有無來確定存儲(chǔ)的信號(hào)是“0”或“1,4.1.1 全NMOS結(jié)構(gòu)ROM,天馬行空官方博客：http:/ ；QQ:13182411

2、89；QQ群：175569632,動(dòng)態(tài)NMOS或非結(jié)構(gòu)ROM,4.1.2 ROM版圖,1. NMOS或非結(jié)構(gòu)ROM版圖,天馬行空官方博客：http:/ ；QQ:1318241189；QQ群：175569632,2. NMOS與非結(jié)構(gòu)ROM版圖,天馬行空官方博客：http:/ ；QQ:1318241189；QQ群：175569632,對(duì)于并聯(lián)形式的器件采用不制作或開路的方法去除； 對(duì)于串聯(lián)形式的器件采用不制作或短路的方法去除； 對(duì)于NMOS管，可以不做柵或漏； 對(duì)于NMOS管，采用離子注入的方法可去除： 1）并聯(lián)結(jié)構(gòu)，采用提高開啟電壓實(shí)現(xiàn)開路，注入與襯底相同的雜質(zhì)； 2）串聯(lián)結(jié)構(gòu)，采用降低開啟電

3、壓到負(fù)向（耗盡）實(shí)現(xiàn)短路，注入與襯底相反的雜質(zhì),對(duì)器件編程的技術(shù)小結(jié),例題：按照真值表，用NMOS或非ROM結(jié)構(gòu)電路實(shí)現(xiàn)邏輯,地址譯碼器（輸入變量組合的枚舉,4.2 MOS晶體管開關(guān)邏輯,MOS開關(guān)晶體管邏輯是建立在“傳輸晶體管”或“傳輸門”基礎(chǔ)上的邏輯結(jié)構(gòu)，所以又稱為傳輸晶體管邏輯。信號(hào)的傳輸是通過導(dǎo)通的MOS器件，從源傳到漏或從漏傳到源。這時(shí)的信號(hào)接受端的邏輯值將同時(shí)取決于信號(hào)的發(fā)送端和MOS器件柵極的邏輯值,4.2.1 開關(guān)邏輯,1. 多路轉(zhuǎn)換開關(guān)MUX,CMOS結(jié)構(gòu)的MUX,帶有提升電路的MUX,2. MUX邏輯應(yīng)用,在MUX作為選擇開關(guān)的應(yīng)用時(shí)，將B和A當(dāng)作控制信號(hào)，而將C0C3當(dāng)作

4、數(shù)據(jù)信號(hào)，如果反過來，仍是這個(gè)電路結(jié)構(gòu)，將C0C3當(dāng)作邏輯功能控制信號(hào)，B和A作為邏輯數(shù)據(jù)信號(hào)，我們可以得到一個(gè)非常有趣地邏輯結(jié)構(gòu),例2：設(shè)計(jì)一個(gè)實(shí)現(xiàn)四種邏輯操作的電路，其中控制信號(hào)為K1K0，邏輯輸入為A、B，當(dāng)K1K0=00時(shí)，實(shí)現(xiàn)A、B的與非操作；當(dāng)K1K0=01時(shí)，實(shí)現(xiàn)A、B的或非操作；當(dāng)K1K0=10時(shí)，實(shí)現(xiàn)A、B的異或操作；當(dāng)K1K0=11時(shí)，實(shí)現(xiàn)A信號(hào)的倒相操作,分析：首先，我們可以確定采用四到一MUX能夠?qū)崿F(xiàn)所需的四種邏輯操作，接下來的任務(wù)是產(chǎn)生所需的四種控制編碼C3C0，同時(shí)，這四種控制編碼又對(duì)應(yīng)了外部的二位控制信號(hào)K1K0，因此，該邏輯應(yīng)由兩部分組成：編碼產(chǎn)生與控制邏輯和四

5、到一的MUX,查表4-1可知，當(dāng)實(shí)現(xiàn)A、B與非操作時(shí)，C0C3為1110； 當(dāng)實(shí)現(xiàn)A、B或非操作時(shí)，C0C3為1000； 當(dāng)實(shí)現(xiàn)A、B異或操作時(shí)，C0C3為0110； 當(dāng)實(shí)現(xiàn)A信號(hào)倒相操作時(shí)，C0C3為1010,A、B與非操作時(shí)，C0C3為1110；A、B或非操作時(shí)，C0C3為1000； A、B異或操作時(shí)，C0C3為0110；A信號(hào)倒相操作時(shí)，C0C3為1010,4.2.2 棒狀圖,4.3 PLA及其拓展結(jié)構(gòu),可編程邏輯陣列PLA也是典型的晶體管規(guī)則陣列結(jié)構(gòu)，它采用兩級(jí)ROM形式構(gòu)造電路，其兩級(jí)ROM陣列分別為“與平面”和“或平面”，這是源于大多數(shù)邏輯表達(dá)式采用“與-或”結(jié)構(gòu)。 它不用譯碼電路

6、而直接將輸入變量的原量和非量送入晶體管陣列,實(shí)際的PLA結(jié)構(gòu)中，“與平面”并不是由“與門”陣列構(gòu)成，同樣的，“或平面”也不是“或門”陣列，其兩個(gè)“平面”的組合是以“或非-或非”或者“與非-與非”，或者其他變形結(jié)構(gòu)的陣列形式出現(xiàn),4.3.1 “與非-與非”陣列結(jié)構(gòu),4.3.2 “或非-或非”陣列結(jié)構(gòu),當(dāng)用“或非-或非”結(jié)構(gòu)PLA實(shí)現(xiàn)邏輯時(shí)必須輸入取反、輸出取反,例3：用或非-或非結(jié)構(gòu)的PLA實(shí)現(xiàn)下面的邏輯 解：這個(gè)邏輯函數(shù)就是例2描述的邏輯，我們?cè)诶?中采用的是ROM+MUX的結(jié)構(gòu)，現(xiàn)在采用PLA進(jìn)行設(shè)計(jì)。首先需將函數(shù)化為標(biāo)準(zhǔn)的與-或表達(dá)式,4.3.3 多級(jí)門陣列(MGA,MGA是在PLA基礎(chǔ)上

7、變化而成的多級(jí)門結(jié)構(gòu)，雖然它被稱為門陣列，實(shí)際上它是多級(jí)PLA的組合，一個(gè)最明顯的標(biāo)志是它對(duì)輸入、輸出位置的限制,因?yàn)樵诿繅KPLA中，“與平面”只能外部輸入，內(nèi)部輸出，“或平面”只能內(nèi)部輸入，外部輸出,4.4 門陣列,門陣列是一種規(guī)則化的版圖結(jié)構(gòu)。門陣列版圖采用行式結(jié)構(gòu)，在單元行內(nèi)規(guī)則的排列著以標(biāo)準(zhǔn)門定義的門單元。 嚴(yán)格地講，門陣列不是一個(gè)實(shí)現(xiàn)邏輯的電路結(jié)構(gòu)，它是一種版圖形式,4.4.1 門陣列單元,4.4.2 整體結(jié)構(gòu)設(shè)計(jì)準(zhǔn)則,電源、地線必須用鋁引線，為了使電源和地線通達(dá)各個(gè)單元，它們應(yīng)設(shè)計(jì)成叉指形。電源、地線在各單元行的位置、寬度必須一致。對(duì)于外部的輸入、輸出單元的電源和地線的設(shè)計(jì)采用“回

8、” 字型結(jié)構(gòu)，以保證電源和地線能夠通達(dá)到每一個(gè)單元。 采用垂直布線法，即水平方向用鋁線作為各單元間的互連線。垂直方向用多晶硅條或擴(kuò)散條作為穿越單元行的通信以及鋁引線交叉的通道。由于鋁線與多晶硅條或擴(kuò)散條可以互相跨越，因此它們可以共用同一個(gè)布線通道。 采用“行式結(jié)構(gòu)”，即單元行和布線通道間隔排列，這種間隔便于CAD軟件實(shí)現(xiàn)自動(dòng)布局布線。 用掩模版編程的I/O PAD單元或獨(dú)立的I/O單元位于芯片四周,4.4.3 門陣列在VLSI設(shè)計(jì)中的應(yīng)用形式,門陣列是一種規(guī)則陣列形式的版圖，與前面介紹的晶體管規(guī)則陣列所不同的是，在前述的晶體管規(guī)則陣列中，版圖和電路形式是相關(guān)的，運(yùn)用什么樣的版圖必須有配套的電路

9、設(shè)計(jì)方法。門陣列版圖對(duì)電路設(shè)計(jì)沒有嚴(yán)格的要求，可以完全按照人們習(xí)慣的設(shè)計(jì)方式構(gòu)造電路，不必考慮邏輯的表達(dá)式應(yīng)是什么形式。 門陣列在VLSI設(shè)計(jì)中的應(yīng)用有兩類三種主要的應(yīng)用形式：電路的完全實(shí)現(xiàn)形式，包括固定門陣列和優(yōu)化門陣列；電路的局部實(shí)現(xiàn)形式，即在系統(tǒng)中的某一部分電路采用門陣列結(jié)構(gòu)加以實(shí)現(xiàn)。 顯然，在第一類中，VLSIC完全采用門陣列技術(shù)實(shí)現(xiàn)設(shè)計(jì)，而第二類僅僅在VLSIC中的一部分電路采用了門陣列,1. 固定門陣列,固定門陣列采用預(yù)加工技術(shù)，就是說，在工廠里預(yù)先就加工了一些規(guī)格化的門陣列母片，這些母片已完成了主要的工藝流程，母片上已沉積了金屬層。所謂固定就是固定大小、固定結(jié)構(gòu)、固定I/O數(shù)量的

10、門陣列。 固定大小就是對(duì)某一個(gè)預(yù)先制作的母片，它的門數(shù)是固定的，如500門、1000門、5000門，等等。 固定結(jié)構(gòu)就是對(duì)預(yù)先制作的母片，它的結(jié)構(gòu)，如陣列有幾列、每列有幾行、每行的門數(shù)，行間有多少水平布線道、列間有多少豎直布線道、陣列外圍有多少布線道，等等，都是固定的。 固定的I/O數(shù)量是指對(duì)預(yù)先制作的母片，它的外圍I/O的數(shù)量、排列方式是固定的，電源、地線的位置也是固定的,2. 優(yōu)化門陣列,優(yōu)化門陣列是一種不規(guī)則的門陣列結(jié)構(gòu)，所謂不規(guī)則是指它的單元行的寬度可以不完全相同，即每行的單元數(shù)可以有多有少，布線通道的容量可以不完全相同,3. 局部門陣列,所謂局部門陣列就是將集成電路中的一部分用門陣列結(jié)構(gòu)設(shè)計(jì)，顯然，它屬于優(yōu)化門陣列范疇,4.5 晶體管規(guī)則陣列設(shè)計(jì)技術(shù)應(yīng)用,1. EPLD中的宏單元,EPLD（Erasable Programable Logic Devices）是目前應(yīng)用最為廣泛的現(xiàn)場(chǎng)編程器件之一。它采用電編寫和電擦除的特殊MOS器件（E2PROM器