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實驗三 加法器的設(shè)計與仿真一、實驗內(nèi)容1用邏輯圖和VHDL語言設(shè)計全加器；2利用設(shè)計的全加器組成串行加法器；3用邏輯圖和VHDL語言設(shè)計并行加法器。二、電路要求1進實驗室前，請寫一份預習報告；進實驗室時經(jīng)指導老師檢查后，才可上機操作。2預習報告內(nèi)容有： 全加器的邏輯圖； 用VHDL語言設(shè)計全加器；3實驗結(jié)束前，要填寫實驗卡，將以上3種電路的仿真波形畫在實驗卡上。三、電路功能介紹1全加器 用途：實現(xiàn)一位全加操作 邏輯圖 真值表XYCINSCOUT0000000110010100110110010101011100111111 VHDL程序數(shù)據(jù)流描述： 波形圖2四位串行加法器 邏輯圖 波形圖374283：4位先行進位全加器（4-Bit Full Adder） 邏輯框圖 邏輯功能表注：1、輸入信號和輸出信號采用兩位對折列表，節(jié)省表格占用的空間，如：A1/A3對應的列取值相同，結(jié)果和值1/3對應的運算是1=A1+B1和3=A3+B3。請自行驗證一下。2、C2是低兩位相加產(chǎn)生的半進位，C4是高兩位相加后產(chǎn)生的進位輸出，C0是低位級加法器向本級加法器的進位輸入。

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