2011全國大學(xué)生電子設(shè)計大賽三等獎簡易數(shù)字信號傳輸性能分析儀

1、簡易數(shù)字信號傳輸性能分析儀（E題）摘要：本題設(shè)計一個基于FPGA的數(shù)字信號傳輸性能分析儀，在發(fā)送端產(chǎn)生數(shù)字信號，發(fā)送過程中數(shù)字信號通過低通濾波器，并用10M偽隨機碼進行一定處理后，模擬加性噪聲，偽隨機碼疊加在通過低通濾波器的數(shù)字信號上，用三種不同的低通濾波器模擬三種不同的信道，則在接收端接收到的是有一定噪聲的數(shù)字信號，在接收端進行一定的數(shù)字信號處理，最終輸出用示波器來判斷傳輸性能。關(guān)鍵詞： FPGA , 偽隨機碼 , 時鐘提取 , 眼圖 目錄1. 系統(tǒng)設(shè)計-31.1 總體設(shè)計方案-41.2理論分析與計算-51.2.1低通濾波器設(shè)計-51.2.2 m序列數(shù)字信號-61.2.3 同步信號提取 -1

2、.2.4 眼圖顯示方法-71.2.5 曼切斯特編碼-81.3 方案論證與選擇-91.3.1 控制部分方案論證與選擇-91.3.2數(shù)字信號發(fā)生方案論證與選擇-101.3.3 低通濾波器方案論證與選擇-112. 單元電路設(shè)計-122.1 數(shù)字信號發(fā)生器的設(shè)計-122.2 偽隨機信號發(fā)生器的設(shè)計-132.3 數(shù)字信號分析電路設(shè)計-143. 軟件設(shè)計-154系統(tǒng)測試-164.1 數(shù)據(jù)率測試-4.2濾波器測試-4.3 偽隨機碼測試-5. 結(jié)論-參考文獻-附 錄-附錄1.主要元器件清單-附錄2：儀器設(shè)備清單-附錄3：原理圖清單-附錄4：程序清單 -1.1 系統(tǒng)設(shè)計1.1總體設(shè)計方案題目要求設(shè)計一個簡易數(shù)字

3、信號傳輸性能分析儀，實現(xiàn)數(shù)字信號傳輸性能測試；同時設(shè)計三個低通濾波器和一個偽隨機信號發(fā)生器來模擬傳輸信道。圖1-1簡易數(shù)字信號傳輸性能分析儀框圖1.1.1總體方案選擇與論證方案一：用FPGA可編程邏輯器件作為控制及數(shù)據(jù)處理的核心，在發(fā)送端產(chǎn)生數(shù)字信號，發(fā)送過程中數(shù)字信號通過低通濾波器，并用10M偽隨機碼進行一定處理后，模擬加性噪聲，偽隨機碼疊加在通過低通濾波器的數(shù)字信號上，用三種不同的低通濾波器模擬三種不同的信道，在接收端進行一定的數(shù)字信號處理，最終輸出用示波器來判斷傳輸性能。其系統(tǒng)框圖如圖1-3。圖1-2 方案一系統(tǒng)框圖方案二：采用80C51單片機為控制核心，其系統(tǒng)框圖如圖1。對輸入信號進行

4、放大或衰減后，用外接觸發(fā)電路產(chǎn)生觸發(fā)信號，通過A/D轉(zhuǎn)換將模擬信號轉(zhuǎn)換成數(shù)字信號，再通過單片機將數(shù)據(jù)鎖存至外部RAM，然后由單片機控制將數(shù)據(jù)送至D/A輸出。圖1-3 方案二系統(tǒng)框圖這種方案結(jié)構(gòu)較為簡潔，但在滿足題目的實時采樣頻率的要求下，A/D的最高采樣速度達1MHz，由普通單片機直接處理這樣速率的數(shù)據(jù)難以勝任，采用高檔單片機甚至采用DSP芯片，將大大增加開發(fā)的難度。而且目前常用的外接RAM芯片時鐘周期一般為40MHz50MHz，難以達到高速的要求。由于FPGA可在線編程，因此大大加快了開發(fā)速度。電路中的大部分邏輯控制功能都由單片F(xiàn)PGA完成，多個功能模塊如采樣頻率控制模塊、數(shù)據(jù)存儲模塊都集中

5、在單個芯片上，大大簡化了外圍硬件電路設(shè)計，增加了系統(tǒng)的穩(wěn)定性和可靠性。FPGA的高速性能比其他控制芯片更適合于高速數(shù)據(jù)采集和處理。綜上所述比較可知，方案一既可滿足題設(shè)基本要求又能充分發(fā)揮擴展部分，電路簡單，易于控制，所以采用該方案。1.2 理論分析與計算1.21 低通濾波器設(shè)計題目要求設(shè)計三個低通濾波器，用來模擬傳輸信道的幅頻特性。并且要求每個濾波器帶外衰減不少于40Db/十倍頻程；濾波器的通帶增益在0.2-0.4范圍內(nèi)可調(diào)。三個濾波器的截止頻率分別為100KHz,200KHz,500KHz，截止頻率誤差絕對值不大于10%。一階有源低通濾波器電路簡單，幅頻特性衰減斜率只有-20dB/十倍頻程，

6、因此在附近選擇性差，希望衰減斜率越陡越好，只有增加濾波器的階數(shù)來實現(xiàn)。為達到題目要求，采用三階低通濾波器來實現(xiàn)其功能。下面是設(shè)計的截止頻率分別為100KHz,300KHz,500KHz的三個滿足要求的濾波器原理圖。圖1-4 濾波器1 截止頻率100KHz圖1-5 濾波器2 截止頻率200KHz圖1-6 濾波器2 截止頻率500KHz調(diào)幅電路在低通濾波器之后，加一個調(diào)幅電路。調(diào)制信號V2。調(diào)幅電路原理圖如下。圖1-7 調(diào)幅電路1.2.2 m序列數(shù)字信號m序列是最長線性移位寄存器序列，它由帶非線性移位寄存器產(chǎn)生周期最長的一種序列。以下是m序列產(chǎn)生的原理框圖，具體生成方法及其過程。圖 1-8 線性反

7、饋移位寄存器 設(shè)n級移位寄存器的初始狀態(tài)為：,經(jīng)過一次移位后，狀態(tài)變?yōu)?。?jīng)過n次移位后，狀態(tài)為,圖3-1所示就是這一狀態(tài)。再移位一次時，移位寄存器左端新得到的輸入,按圖中線路連接關(guān)系，可以寫為dn=c1dn-1c2dn-2cn-1d1cndn=i=1ncidn-i(模2)因此，一般來說，對于任意一狀態(tài),有dk=i=1ncidk-i(遞推方程)現(xiàn)在將它用下列方程表示：fx=c0+c1x+c2x2+ cnxn=i=0ncixi（特征方程）這一方程稱為特征方程。同樣，我們也可以將反饋移位寄存器的輸出序列用代數(shù)方程表示為：G(x)=d0+d1x+d2x2+dnxn=t=0akxk(母函數(shù))用這三個式子

8、來分析移位寄存器。1.2.3 同步信號提取M序列的一個特性為0，1出現(xiàn)的概率基本一樣，故可通過對0，1出現(xiàn)的概率來進行頻率估計，從而鎖定頻率，并利用M序列的碼序列的上升沿，進行相位的同步，從而能提取出時鐘信號。1.2.4 眼圖顯示方法眼圖是在時域進行的用示波器顯示二進制信號波形的失真效應(yīng)的測量方法。題目要求利用數(shù)字信號發(fā)生器產(chǎn)生的時鐘信號進行同步，顯示數(shù)字信號的信號眼圖，并測試眼圖幅度。觀察眼圖的方法是：用一個示波器跨接在接收濾波器的輸出端，然后調(diào)整示波器掃描周期，使示波器水平掃描周期與接收碼元的周期同步，這時屏幕上看到圖形像人的眼睛，故稱為“眼圖”。從“眼圖”上可以觀察出碼間串?dāng)_和噪聲的影響

9、，從而估計系統(tǒng)優(yōu)劣程度。另外也可以用此圖對接受濾波器的特性加以調(diào)整，以減少碼間串?dāng)_和改善系統(tǒng)的傳輸性能。圖1-9 眼圖1.2.5 曼切斯特編碼題目要求數(shù)字信號發(fā)生器輸出的采用曼切斯特編碼。圖2-1 曼切斯特編碼圖由于曼徹斯特碼采用跳變沿來表示0或1,與二進制碼相比,具有如下優(yōu)點：1、波形在每一位元中間都有跳變,因此具有豐富的定時信息,便于接收端提取定時信號.若采用二進制傳輸,當(dāng)出現(xiàn)連續(xù)的0或1時,則無法區(qū)分兩位元之間的邊界。2、由于曼徹斯特碼在每一位元中都有電平的轉(zhuǎn)變,因此,傳輸時無直流分量,可降低系統(tǒng)的功耗.而對于二進制波形,當(dāng)出現(xiàn)連續(xù)的1時,將有直流分量的產(chǎn)生。3、曼徹斯特碼傳輸方式非常適

10、合于多路數(shù)據(jù)的快速切換。1.3方案論證與選擇1.3.1控制部分選擇方案一： 選擇加入一個單片機做為處理器，這種方案當(dāng)然可以發(fā)揮處理器自身的優(yōu)勢，實現(xiàn)靈活控制，但是普通的單片機無法實現(xiàn)高速的數(shù)據(jù)處理，且自身的資源有限，滿足同時處理大量的數(shù)據(jù)要求，若選用高檔的單片機則過于昂貴，且性能提升不明顯，性價比太低所以此方案不可選。方案二：采用FPGA內(nèi)部邏輯和NIOS核來實現(xiàn)，這樣容易實現(xiàn)控制與數(shù)據(jù)的處理。采用FPGA內(nèi)部邏輯電路來實現(xiàn)，一方面充分發(fā)揮硬件的電路的執(zhí)行的高速，二者結(jié)合，優(yōu)勢互補。電路中的大部分邏輯控制功能都由單片F(xiàn)PGA完成，多個功能模塊如采樣頻率控制模塊、數(shù)據(jù)存儲模塊都集中在單個芯片上，

11、大大簡化了外圍硬件電路設(shè)計，增加了系統(tǒng)的穩(wěn)定性和可靠性。據(jù)此，我們選擇了方案二。1.3.2 數(shù)字信號發(fā)生器的方案論證與選擇方案一：M序列的產(chǎn)生，可以用數(shù)字集成邏輯電路實現(xiàn)，但用集成塊做，不僅復(fù)雜，而且由于要用到多個觸發(fā)器，電路可靠性差。方案二：采用FPGA來產(chǎn)生M序列，不僅實現(xiàn)相對容易，而且穩(wěn)定高，頻率準備確高，故采用FPGA來產(chǎn)生M序列。2、信號輸出部分方案一：采用單一增的電壓放大電路，要改變放大倍數(shù)時，則需采用切換外部電阻的方式，這種方式每一種增益都需要一套不同的電阻，因此只能有有限的幾種增益，電路結(jié)構(gòu)和切換過程都較復(fù)雜，而且切換速度慢，使用也不方便，切換不同的電阻還可能使放大器的輸入阻抗

12、發(fā)生變化，從而影響精度。方案二：采用低噪聲高精度的運放OPA37，OPA37是一種低噪聲且由電壓控制的增益放大器。通過線性電阻的調(diào)解，可以實現(xiàn)連續(xù)幅度的可調(diào)，完全可以滿足本方案的要求。3、顯示部分方案一：數(shù)碼管顯示，由于本題要求實時顯示輸出信號的類型、幅度、頻率和頻率步進值等，而數(shù)碼管不能顯示字符。方案二：LED點陣顯示，LED點陣顯示雖然能顯示字符和數(shù)字，但顯示效果不好，且不易編程。方案三：LCD液晶顯示，LCD液晶不但能顯示字符和數(shù)字，而且顯示效果較好，容易編程實現(xiàn)。1.3.3 低通濾波器設(shè)計方案論證與選擇濾波器的功能是從輸入信號中選出有用的頻率信號使其順利通過，而將無用的或干擾的頻率信號

13、加以抑制，起衰減作用。濾波器在無線電通訊、信號檢測和自動控制中對信號處理、數(shù)據(jù)傳送和干擾抑制等方面獲得廣泛應(yīng)用。前面所分析的濾波電路，均由無源元件R、L、C組成，稱為無源濾波器。自從集成運放組件發(fā)展以后，濾波器采用有源器件集成運放和元件R、C組成，稱為有源濾波器。它與無源濾波器相比，具有一系列優(yōu)點。由于電路中沒有電感和大電容元件，故體積小、重量輕。另外由于集成運放的開環(huán)增益和輸入阻抗高、輸出阻抗低，可兼有電壓放大作用和一定的帶載能力。但其缺點是集成運放頻率帶寬不夠理想，因此有源濾波器只能在有限的頻帶內(nèi)工作。一般使用頻率在幾千赫以下，而當(dāng)頻率高于幾千赫時，常采用RC無源濾波器效果較好。 方案一：

14、一階低通有源濾波器一階低通濾波電路由簡單RC網(wǎng)絡(luò)和運放構(gòu)成，如下圖所示。該電路具有濾波功能還有放大作用，帶負載能力較強。圖2-2 一階低通有源濾波電路方案二:二階低通有源濾波電路一階有源低通濾波電路簡單，幅頻特性衰減斜率只有-20dB十倍頻程，因此，在fo處附近選擇性差，希望衰減斜率越陡越好，只有增加濾波器的階數(shù)來實現(xiàn)。二階有源低通濾波電路如圖3-27所示。圖2-3 二階低通濾波器2. 單元電路設(shè)計2.1 數(shù)字信號發(fā)生器的設(shè)計此系統(tǒng)基于FPGA技術(shù)設(shè)計信號發(fā)生器，在Quartus 軟件平臺上設(shè)計。定制器件的過程是采用VHDL語言。同樣的，加法器，寄存器的文本設(shè)計輸入也是采用VHDL語言。經(jīng)過綜

15、合，適配，仿真之后下載到開發(fā)板中實現(xiàn)波形數(shù)據(jù)的輸出（經(jīng)I/0口輸出）。 2.2 偽隨機信號發(fā)生器設(shè)計偽隨機信號的產(chǎn)生也是經(jīng)過FPGA的線性移位寄存器產(chǎn)生，又要求幅度可調(diào)，故加了一級射隨，同時便于后面加法電路的驅(qū)動，幅度調(diào)節(jié)電路如下：圖2-4 偽隨機信號發(fā)生器電路2.3 數(shù)字信號分析電路首先利用峰值檢波電路。峰值檢波電路是能記憶信號峰值的電路，其輸出電壓的大小一直追隨輸入信號的峰值，而且保持在輸入信號的最大峰值，通過對最大值的檢測，然后分壓送入比較器的反相端，從而實現(xiàn)數(shù)字信號的噪聲過濾，實現(xiàn)電路原理圖如下。 圖2-5 峰值檢波原理圖采用LM311 同相端輸入有噪聲的通過低通信號的數(shù)字信號，進行比

16、較來噪聲的過濾，比較器接成遲凝比較形式，使波形的效果更好，同時可以調(diào)節(jié)R5來進行來調(diào)節(jié)反饋比例。圖2-6 比較器3. 軟件設(shè)計程序由C語言編寫，可實現(xiàn)數(shù)字信號發(fā)生器，偽隨機信號發(fā)生器的設(shè)計。主要流程圖如下。圖3-1 整體軟件流程圖4 系統(tǒng)測試4.1數(shù)據(jù)率測試表1 數(shù)據(jù)率測試顯示(kbps)數(shù)據(jù)率(kbps)數(shù)據(jù)誤差(%)1010.0002020.0003030.120.44040.0005049.750.56060.240.47070.420.68080.0009090.250.210099.600.44.2濾波器測試測試條件，幅度2.5V正弦波。表2濾波器測試濾波器1(截止頻率100KHz)

17、濾波器2（截止頻率200KHz）濾波器3(截止頻率500KHz)十倍頻程衰減（dB）-44-44-40截止頻率(KHz)93190470增益0.2-4.00.2-4.00.2-4.0頻率誤差(%)71064.3 偽隨機碼測試5.結(jié)論設(shè)計采用FPGA最小系統(tǒng)為控制核心,本設(shè)計制作完成了題目要求的基本部分的全部要求和發(fā)揮部分的大部分要求，達到設(shè)計要求。通過測試，系統(tǒng)不但完成了基本要求，也完成了發(fā)揮部分的要求。經(jīng)過幾天的努力實踐，不斷的測試，不斷的改進電路和程序，我們最終圓滿完成了設(shè)計任務(wù)。在設(shè)計過程中，我們不僅僅使自身水平得到了檢驗，更重要的是學(xué)到很多課本上沒有的知識，使自己得到了進一步的提高。同

18、時也特別感謝各位老師和同學(xué)的幫助和支持，使我們這次設(shè)計能夠順利完成。參考文獻通信原理，樊昌信著，北京，國防工業(yè)出版社，2004年；高頻電路原理與分析曾興雯著，西安，西安電子科技大學(xué)出版社，2002年；數(shù)字信號處理趙春暉著，電子工業(yè)出版社，2011年；電子技術(shù)基礎(chǔ)模擬部分 康華光著，華中理工大學(xué)電子學(xué)研究室，高等教育出版社，1998年；附錄1：主要元器件清單OPA37 低噪聲高精度運放 1片THS4011 超高速運放 1片TL082 高精度運放 3片LM311 高靈活性電壓比較器 1片電阻若干電容若干電位器若干附錄2：儀器設(shè)備清單1 低頻信號發(fā)生器2 數(shù)字萬用表 3 數(shù)字示波器4 穩(wěn)壓電源附錄3

19、：原理圖清單m序列產(chǎn)生，偽隨機序列產(chǎn)生原理圖附錄4：程序清單/*/利用FPGA產(chǎn)生數(shù)字信號m序列/*/library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m is port( clk,rd: in std_logic;-reset:in std_logic;Q : out std_logic);end entity m;architecture bhv of m iscomponent dff1 port( rd,d,clk:in std_logic;q : out std_logic)

20、;end component;signal data:std_logic_vector(8 downto 0):=000000000;begin-data=100011101 when rd=0-else NULL;g1:for i in 0 to 7 generatediffx:dff1 port map(rd,data(i),clk,data(i+1);end generate g1;process(clk)begin-data=100011101if rising_edge(clk) then if data=000000000 thendata(0)=1;elsedata(0)=data(8) xor data(4) xor data(3) xor data(2) xor data(0);end if;end if;end process;Q=data(0);end bhv;/*/偽隨機碼的產(chǎn)生程序/*/-this