FPGA4位全加器的設(shè)計(jì)

1、本文檔如對(duì)你有幫助，請(qǐng)幫忙下載支持!目錄、設(shè)計(jì)原理、設(shè)計(jì)目的、設(shè)計(jì)內(nèi)容 四、設(shè)計(jì)步驟 五、總結(jié)與體會(huì)4位全加器設(shè)計(jì)報(bào)告、設(shè)計(jì)原理全加器是指能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果 給出該位的進(jìn)位。4位加法器可以采用4個(gè)以為全加器級(jí)連成串行進(jìn)位加法器，如下圖所示， 其中CSA為一位全加器。顯然，對(duì)于這種方式，因高位運(yùn)算必須要等低位進(jìn)位 來(lái)到后才能進(jìn)行，因此它的延遲非?？捎^，高速運(yùn)算無(wú)法勝任。A和B為加法器的輸入位串，對(duì)于4位加法器其位寬為4位，S為加法器輸 出位串，與輸入位串相同，C為進(jìn)位輸入（CI）或輸出（CO）。 實(shí)現(xiàn)代碼為：全加器真值表如下：輸入輸出XiYiCi-1SiCi

2、0000000110010100110110010101011100111111module adder4（cout,sum,i na,i nb,c in）;out put3:0sum;out put cout;inp ut3:0i na,i nb;input cin;assig n co un t,sum=ina+in b+c in;二、設(shè)計(jì)目的en dmodule熟悉ISE9.1開發(fā)環(huán)境，掌握工程的生成方法。熟悉SEED-XDTK XUPV2Pro實(shí)驗(yàn)環(huán)境。了解Verilog HDL語(yǔ)言在FPGA中的使用。了解4位全加器的Verilog HDL語(yǔ)言實(shí)現(xiàn)。三、設(shè)計(jì)內(nèi)容用Verilog HDL

3、語(yǔ)言設(shè)計(jì)4位全加器，進(jìn)行功能仿真演示。四、設(shè)計(jì)步驟1、創(chuàng)建工程及設(shè)計(jì)輸入。在E:目錄下，新建名為count8的新工程。器件族類型(Device Family)選擇“ Virtex2P”器件型號(hào)(Device)選“ XC2VP30 ff896-7 ”綜合工具(Synthesis Too)選“ XST(VHDL/Verilog) ”仿真器(Simulator)選“ ISE Simulator下面一直next和確定。設(shè)計(jì)輸入：在源代碼窗口中單擊右鍵，在彈出的菜單中選擇“New Source” ,在彈出的對(duì)話框中選擇“ Verilog Moudle”，在右端的“ File name”中輸入源文件 名a

4、dder4,下面各步單擊“ Next”按鈕。在彈出的源代碼編輯框內(nèi)輸入源代碼并保存。2、功能仿真在 source窗口“ sources for” 中選擇“ Behavioral Simulation”。由“ Test Bench WaveForm”添加激勵(lì)源。點(diǎn)擊 Finish。出現(xiàn)波形激勵(lì)編輯窗口。給ina和inb賦初始值。在P rocesses窗 口中單擊“ simulater behavioral mode I”即開始仿真，仿真結(jié)果 如下。從仿真的結(jié)果可以看出，sum=i na+i nb+ci n。仿真結(jié)果正確。3、用ChipScope進(jìn)行在線調(diào)試。生成ChipScope核。代碼比較簡(jiǎn)單

5、，這里只需要ICON和VIO兩個(gè)核即可。打開“ ChipScope pro core generator首先是生成ICON核的過(guò)程。在 out put n etlist 位置指向 adder4 所在的路徑，在 device family 里選 virtex2p 器件。由于只用了 VIO核，所以ICON的控制端口數(shù)設(shè)置為1。CDhEd f n-Hpit File feniihtiHDl EKanvh PflaSwh*iliaipui iflTAMrnel巴 Pate iiwdtEvaEil, HIc Lrrwr Cir之后就是就是一直確定就行，直到出現(xiàn)生成新的核的界面。其次就是生成VIO核的過(guò)程

6、。曰止ina在輸入輸出端口設(shè)置過(guò)程中選定異步輸入端口和異步輸出端口。異步輸入 端口寬度根據(jù)sum （4位）、cout （1位）的總位數(shù)設(shè)定，異步輸出端口根據(jù)（4位）、inb （4位）、cin （1位）的總位數(shù)設(shè)定。EiinHpIr nfiri TrinctlJilr-Hnii irHBPiiiiP nesHwiip*lifiL Cii*fl0lfl Frit:專yTHh*出 TChW KizkKTIIWFip RfnrFplP File 耳K CE-nrrar bick K日 Arvubi rat Ex-unpJr Fi(anJ FTPilO勺fierwrate Cnirl之后也是一直確定，這

7、樣VIO核也就生成了。添加ICON核與VIO核到工程。點(diǎn) 擊 “ File Open ” ， 在 adder4 所在位 置找至U icon_xst_example.v 和 vio_xst_example.v文件并打開，將ICON和VIO核的模塊例化語(yǔ)句加到 adder4.v 相應(yīng)的位置，并進(jìn)行修改，最后得到的代碼如下：module adder4(cout,sum);out pu t3:0 sum; out put cout;wire 3:0 in a,i nb;wire cin;wire 35:0 co ntrol0; wire 13:0 asy nc_in; wire 8:0 asyn c_

8、out;icon i_ic on(.co ntrol0(c on trol0);vio i vio (.con trol(c on trolO),.async_in(async_in),.asyn c_out(as yn c_out);assig n async_in 3:0=in a3:0;assig n async_in 7:4=in b3:0;assig n async_in 8=ci n;assig n async_in 12:9=sum3:0;assig n async_in 13=cout;assig n in a3:0=as yn c_out3:0;assig n in b3:0

9、=as yn c_out7:4;assig n cin=asyn c_out8;assig n cout,sum=in a+i nb+ci n; en dmodule module icon(con trol0);out put 35:0 co ntrol0; en dmodule module vio(con trol, async_in, async_out);inp ut35:0 co ntrol;inp ut13:0 as ync_in;out pu t 8:0 asyn c_out; en dmodule進(jìn)行保存，然后在ISE里進(jìn)行綜合，具體操作步驟：?jiǎn)螕簟癮dder4.v,”在 p

10、rocesses窗口中雙擊 “Sy nthesize XST如果綜合沒(méi)有出錯(cuò)，再實(shí)現(xiàn)，雙擊“Im pleme nt Design,最后生成 bit 文件，雙擊 “ Gen erate P rogrammi ng File ” 過(guò)程圖為：在ChipScope里觀測(cè)調(diào)試單擊 “adder4.v在 ,rocesses窗 口 中選擇雙擊 “Analyze Design Using Chipscope進(jìn)入 ChipScope Pro Analyzer窗口， 點(diǎn)擊昜圖標(biāo)檢查連接情況，然后 下載bit文件。由于我們沒(méi)有板子只能做到這一步了。五、總結(jié)與體會(huì)通過(guò)這學(xué)期對(duì)FPGA應(yīng)用技術(shù)的學(xué)習(xí)，我對(duì)FPGA這項(xiàng)技術(shù)也有了一定的了解。最后通過(guò)這個(gè)大作業(yè)也