數(shù)?；旌戏抡嬖敿?xì)文檔.

1、用 SpectreVerilog 進(jìn)行模數(shù)混仿 , 以 Sigma-Delta ADC 為例SpectreVerilog 模數(shù)混仿 , 模擬部分用 Spectre, 數(shù)字部分用 Verilog-XL. 所以還 需要安裝 Cadence LDV 軟件 , 其內(nèi)含 Verilog-XL 仿真器 .這里以自行設(shè)計(jì)的二階全差分 Sigma-Delta ADC為例 , 詳細(xì)介紹用 SpectreVerilog 的仿真過(guò) 程 . 所用工藝庫(kù)為 TSMC 0.18u,電源電壓:1.8V.1. 準(zhǔn)備Sigma-Delta ADC 分模擬和數(shù)字部分兩塊 , 其中模擬部分為調(diào)制器 , 數(shù)字部分 為數(shù)字濾波器 .

2、如下圖 . 其中 out 為調(diào)制器的輸出 , 這里是 1位 0, 1數(shù)據(jù)流 . 數(shù)字濾 波器為 Verilog RTL 級(jí) 代碼 .Schematic :Symbol :Verilog Code:module DigitalFilter (in2out, out, clk, clr, in;output in2out;output wordsize-1:0 out;input clk;input clr;input in;reg in2out;wire clk_half1, clk_half2;Endmodule同時(shí)為了直觀的觀看輸出結(jié)果 ,因此把輸出的數(shù)字字轉(zhuǎn)化為模擬量 ,這里用 Veril

3、og-A 做一 個(gè)理想的 DA 轉(zhuǎn)換器。因此最好事先用 Spectre 仿真模擬部分 , 用 ModelSim 或 Verilog-XL 等仿真數(shù) 字部分 . 這里假 定我們已有 :1 模擬部分的原理圖 ( 包括 Symbol;2 數(shù)字部分的 Verilog 代碼 ,DigitalFilter.v, 模塊名 :DigitalFilter(in2out,out,clk,clr,in;3 數(shù)字部分的 TestBench 代碼 , DigitalFilter_TB.v, 模塊名 : DigitalFilter_TB. 下圖為最終的系統(tǒng)圖 :2. 創(chuàng)建數(shù)字模塊的 Symbol1 新建一個(gè) Cell,

4、View Name 為symbol, Tool: Composer-Symbol.2 畫 Symbol. 簡(jiǎn)單地 , 畫一個(gè)矩形框 , 添加幾個(gè) Lable, 然后添加 Pin.3 添加 Pin. 左邊輸入 , 右邊輸出 . 對(duì)于多位的 pin 可以用如 out的樣式作 為 pin 的名字 . 注意 : 與模擬部分相連的多位 Pin 最好不要用一個(gè) pin, 而要用多個(gè) 如下圖 .4 創(chuàng)建對(duì)應(yīng)的 Verilog 文件 . 在 symbol 編輯器中 , Design 菜單 -CreatCellView- FromCellView.會(huì)彈出的對(duì)話框 , Tool/Data Type一欄選擇 Ver

5、ilog-Editor, 則 To View Name會(huì) 變?yōu)閒unctional.點(diǎn)擊 OK, 會(huì)彈出錯(cuò)誤對(duì)話框 , 點(diǎn) No. 自動(dòng)彈出 VI 編輯器 , 可以看到已經(jīng)生成 Verilog 代碼 的空殼 .代碼文件的路徑在 VI 編輯器的標(biāo)題欄上 . 下面要做的就是把我們的數(shù)字模塊 （不是 TestBench 的代碼填進(jìn)去 . 如果不想用 VI 編輯器 , 也可以用其他文本編輯器 . 復(fù)制代碼時(shí)最 好不要?jiǎng)幼?動(dòng)生成的代碼 . 經(jīng)測(cè)試 , 所有代碼最好放在一個(gè)文件中這一步之后 ,數(shù)字部分就會(huì)有 functional 和 symbol 兩個(gè) View 。這樣基于 Verilog 代碼的 Sy

6、mbol 就創(chuàng)建完了3. 創(chuàng)建理想 DAC這里用 Cadence自 動(dòng)生成的理想 DAC同步驟 2,首先創(chuàng)建 Symbol ,如下圖:類似步驟 2, Design 菜單 -CreatCellView-From CellView. Type 選擇VerilogA-Editor OK , 彈出對(duì)話框 ,可以直接按 OK ,默認(rèn)設(shè)置。彈出新的對(duì)話框 ,選擇 Digital to Analog Converter, 然后 Next 。設(shè)置位數(shù) ,電壓范圍等參數(shù)。如下圖Next 之后,會(huì)出現(xiàn) VerilogA 代碼,再 Save 和 Finish 。完畢。4. 創(chuàng)建頂層原理圖 .1 新建步驟 1 中所說(shuō)

7、的頂層 Schematic 視圖 , 這里名為 MixSim, 把模擬的 Symbol 和上面建 立的數(shù)字塊 Symbol 放到新建的原理圖中 , 并連好線 . 模擬塊輸入端的激勵(lì)源都要 加上 .2 添加數(shù)字塊的 Pin. 把數(shù)字塊中除了和模擬塊相連的輸入端添加 Pin. 這里的數(shù) 字塊輸入 端信號(hào)與模擬塊共用 ,因此沒(méi)有輸入 Pin5. 創(chuàng)建 config 視圖1 新建 Cell, 名字和步驟 4 中的原理圖名字一致 . Tool 選擇 Hierarchy-Editor, 則 View Name 會(huì)自動(dòng)為 config. OK,2 在新出現(xiàn)的 New Configuration 窗口中 Vi

8、ew: 文本框?yàn)榭?, 填入 : schematic, 注 意大小寫 . 點(diǎn)擊下方的 Use Template ,- Name一欄選擇 : spectreVerilog, OK,3 再 OK 關(guān)閉 New Configuration. 點(diǎn)擊 Cadence hierarchy editor窗口的保存按鈕 關(guān)閉退出4 這時(shí) MixSim 有兩個(gè) View: config, schematic. 打開(kāi) config, 會(huì)提示打開(kāi)模式 直接 OK, 則原理圖會(huì)被打開(kāi) ,并可以進(jìn)行修改。6. 建立仿真環(huán)境1 打開(kāi) config 視圖 , 菜單 Tools-Analog Environment, 打開(kāi)

9、ADE.2 ADE, 菜單 Setup-simulator, Simulator 選擇 spectreVerilog, OK.3 ADE, 菜單 Setup-Stimuli-Analog, 彈出 Setup 窗口 , 選中 Global Sources, 把 電源電壓 填上 , 這一步和 spectre一 樣 , 另外別忘了添加模型庫(kù) . 不再贅述 .4 添加數(shù)字塊的測(cè)試向量 . ADE, 菜單 Setup-Stimuli-Digital, 彈出 VI 編輯窗 口 , 窗口的 標(biāo)題欄和信息欄都有測(cè)試向量的文件路徑 , 可以直接修改它 . 系統(tǒng)自動(dòng) 生成了一個(gè) initial 塊 , 這個(gè) in

10、itial 塊不能改動(dòng) . 現(xiàn)在就可以把 Testbench 中的代碼復(fù) 制到這個(gè)文件中了 . 注意 : timescale不要復(fù)制 , 模塊名和端口定義不要復(fù)制 , 模塊 實(shí)例引用不要復(fù)制 . 也就是只能復(fù)制 initial 塊和 always 塊以及 parameter 語(yǔ)句 . 同 時(shí)注意到 , 系統(tǒng)生成的的 initial 塊中把輸入信號(hào) 初始化為零 , 因此復(fù)制進(jìn)來(lái)的語(yǔ)句 一定要避免在 0時(shí)刻給這些信號(hào)賦值 . 本例數(shù)字塊的輸入 與模擬塊共用 ,因此不用添加代碼5 打開(kāi) Config 視圖 ,菜單 Tools-Mix Signal Opts., 會(huì)新增加一個(gè) Mixed-Signal 菜單欄。 菜單 Mixed-Signal - Interface Elements - Library 主要修改兩個(gè)參數(shù) d2a-vh , d2a-vl ,他們是輸出數(shù)字信號(hào)的 0, 1 電壓把 Model IO 選為 Input ,修改 a2d_v0, a2d_v1,他們是模擬轉(zhuǎn)數(shù)字的閾值電壓 ,這 里為 0.6V 和1.2V7. 仿真 .