二輸入或門版圖報(bào)告

1、沈陽理工大學(xué)課程設(shè)計(jì)1 緒 論1.1 設(shè)計(jì)背景隨著集成電路技術(shù)的日益進(jìn)步，cad技術(shù)的應(yīng)用滲透到電子線路與系統(tǒng)設(shè)計(jì)的各個(gè)領(lǐng)域，如芯片版圖的繪制、電路的繪圖、模擬電路仿真、邏輯電路仿真、優(yōu)化設(shè)計(jì)、印刷電路板的布線等。cad技術(shù)的發(fā)展使得電子線路設(shè)計(jì)的速度、質(zhì)量和精度得以保證。在眾多的cad工具軟件中，tanner是用來ic版圖繪制軟件，許多eda系統(tǒng)軟件的電路模擬部分是應(yīng)用spice程序來完成的，而tanner軟件是一款學(xué)習(xí)階段應(yīng)用的版圖繪制軟件，操作簡單的eda軟件。tanner集成電路設(shè)計(jì)軟件是由tanner research 公司開發(fā)的基于windows平臺(tái)的用于集成電路設(shè)計(jì)的工具軟件。該

2、軟件功能十分強(qiáng)大，易學(xué)易用，包括s-edit，t-spice，w-edit，l-edit與lvs，從電路設(shè)計(jì)、分析模擬到電路布局一應(yīng)俱全。其中的l-edit版圖編輯器在國內(nèi)應(yīng)用廣泛，具有很高知名度。l-edit pro是tanner eda軟件公司所出品的一個(gè)ic設(shè)計(jì)和驗(yàn)證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點(diǎn)，強(qiáng)大而且完善的功能包括從ic設(shè)計(jì)到輸出，以及最后的加工服務(wù)，完全可以媲美百萬美元級(jí)的ic設(shè)計(jì)軟件。l-edit pro包含ic設(shè)計(jì)編輯器(layout editor)、自動(dòng)布線系統(tǒng)(standard cell place & route)、線上設(shè)計(jì)規(guī)則檢查器（drc）、組件特性

3、提取器（device extractor）、設(shè)計(jì)布局與電路netlist的比較器(lvs)、cmos library、marco library，這些模塊組成了一個(gè)完整的ic設(shè)計(jì)與驗(yàn)證解決方案。l-edit pro豐富完善的功能為每個(gè)ic設(shè)計(jì)者和生產(chǎn)商提供了快速、易用、精確的設(shè)計(jì)系統(tǒng)。1.2 設(shè)計(jì)目標(biāo)1.用mos場(chǎng)效應(yīng)管實(shí)現(xiàn)二輸入或門電路。2.用tanner軟件中的原理圖編輯器s-edit編輯反相器電路原理圖。3.用tanner軟件中的w-edit對(duì)反相器電路進(jìn)行仿真，并觀察波形。4.用tanner軟件中的l-edit繪制或門版圖，并進(jìn)行drc驗(yàn)證。5.用w-edit對(duì)或門的版圖電路進(jìn)行仿真并

4、觀察波形。6.用tanner軟件中的layout-edit對(duì)或門進(jìn)行l(wèi)vs檢驗(yàn)觀察原理圖與版圖的匹配程度。2二輸入或門電路 2.2 電路結(jié)構(gòu)用cmos實(shí)現(xiàn)反相器電路，pmos和nmos管進(jìn)行全互補(bǔ)連接方式，柵極相連作為輸入，電路上面是兩個(gè)pmos并聯(lián)，pmos的漏極與下面nmos的漏極相連作為輸出，poms管的源極和襯底相連接高電平，nmos管的源極與襯底相連接低電平；原理圖如圖2.1圖2.1 二輸入或門電路的原理圖2.2 電路仿真觀察波形給二輸入或門的輸入加激勵(lì)，高電平為vdd=5v，低電平為gnd，并添加輸入輸出延遲時(shí)間，進(jìn)行仿真并輸出波形；波形圖如下圖2.2圖2.2 二輸入或門電路輸入輸

5、出波形圖2.3 版圖繪制及drc仿真用l-edit版圖繪制軟件對(duì)電路進(jìn)行版圖繪制，同時(shí)進(jìn)行drc驗(yàn)證，查看輸出結(jié)果，檢查有無錯(cuò)誤；版圖和輸出結(jié)果如下圖2.3圖2.3 二輸入或門電路版圖及drc驗(yàn)證結(jié)果2.4 版圖仿真觀察波形二輸入或門原理圖仿真相同，添加激勵(lì)、電源和地，同時(shí)觀察輸入輸出波形；波形如下圖2.4圖2.4 二輸入或門電路版圖輸入輸出波形圖二輸入或門電路的版圖仿真波形與原理圖的仿真輸出波形基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的設(shè)計(jì)正確無誤；2.5 lvs檢查匹配用layout-edit對(duì)反相器進(jìn)行l(wèi)vs檢查驗(yàn)證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查反相器電路原

6、理圖與版圖的匹配程度；輸出結(jié)果如下圖2.5圖2.5 二輸入或門電路lvs檢查匹配圖總 結(jié)通過對(duì)典型的集成電路的設(shè)計(jì)、用tanner仿真和ic集成電路的原理圖和版圖的繪制及仿真，對(duì)模擬電路的工作原理有了進(jìn)一步的了解。再借助典型器件特性的探討、tanner軟件模擬電路的原理圖繪制及其版圖生成，熟悉了hspice和tanner在此方面的應(yīng)用，以增強(qiáng)計(jì)算機(jī)輔助電路模擬與設(shè)計(jì)的信心。通過兩個(gè)教學(xué)周的設(shè)計(jì)，綜合運(yùn)用所學(xué)的知識(shí)完成了設(shè)計(jì)任務(wù)。使我更進(jìn)一步熟悉了專業(yè)知識(shí)，并深入掌握仿真方法和工具、同時(shí)為畢業(yè)設(shè)計(jì)打基礎(chǔ)的實(shí)踐環(huán)節(jié)。進(jìn)一步熟悉設(shè)計(jì)中使用的主流工具，學(xué)習(xí)了良好的技術(shù)文檔撰寫方法；掌握了邏輯設(shè)計(jì)的基本

7、方法；加深學(xué)習(xí)并掌握半定制ic的前端設(shè)計(jì)方法，了解后端設(shè)計(jì)；加深綜合對(duì)所學(xué)課程基礎(chǔ)知識(shí)和基本理論的理解好掌握，培養(yǎng)了綜合運(yùn)用所學(xué)知識(shí)，獨(dú)立分析和解決工程技術(shù)問題的能力；培養(yǎng)了在理論計(jì)算、制圖、運(yùn)用標(biāo)準(zhǔn)和規(guī)范、查閱設(shè)計(jì)手冊(cè)與資料以及應(yīng)用工具等方面的能力，逐步樹立正確的設(shè)計(jì)思想。 參考文獻(xiàn)1鐘文耀,鄭美珠.cmos電路模擬與設(shè)計(jì)基于hspice.全華科技圖書股份有限公司印行,2006.2劉剛等著.微電子器件與ic設(shè)計(jì)基礎(chǔ).第二版.科學(xué)出版社,2009.附錄一：電路仿真網(wǎng)表* spice netlist written by s-edit win32 7.03* written on jul 5,

8、2013 at 09:45:24.include d:texttannertspice70modelsml2_125.mdvdd vdd gnd 5va a gnd pulse (0 5 0 10n 10n 50n 100n)vb b gnd pulse (0 5 0 10n 10n 35n 100n).tran/op 10n 200n method=bdf.print tran v(a) v(b) v(y)* waveform probing be.options probefilename=sedit.dat+ probesdbfile=i:liuliudianlu

9、tu .sdb+ probetopmodule=module0* main circuit: module0m1 n7 a gnd gnd nmos l=2u w=22u ad=66p pd=24u as=66p ps=24u m2 n7 b gnd gnd nmos l=2u w=22u ad=66p pd=24u as=66p ps=24u m3 y n7 gnd gnd nmos l=2u w=22u ad=66p pd=24u as=66p ps=24u m4 n7 b n2 vdd pmos l=2u w=22u ad=66p pd=24u as=66p ps=24um5 n2 a

10、vdd vdd pmos l=2u w=22u ad=66p pd=24u as=66p ps=24um6 y n7 vdd vdd pmos l=2u w=22u ad=66p pd=24u as=66p ps=24u* end of main circuit: module0附錄二：版圖仿真網(wǎng)表* circuit extracted by tanner researchs l-edit version 9.00 / extract version 9.00 ;* tdb file: i:liuliubantu.tdb* cell: cell0version 1.47* extract de

11、finition file: d:tannerledit90samplessprexample1lights.ext* extract date and time: 07/05/2013 - 09:50.include d:texttannertspice70modelsml2_125.md* warning: layers with unassigned area capacitance.* * * * * * * warning: layers with unassigned fringe capacitance.* * * * * * * * * warning: layers with

12、 zero resistance.* * * * * node name aliases* 1 = y (128.5,1.5)* 5 = a (34.5,-18.5)* 6 = b (56.5,-19)m1 y 2 4 4 pmos l=10u w=11u * m1 drain gate source bulk (93 14 103 25) m2 y 2 3 3 nmos l=10u w=10u * m2 drain gate source bulk (93 -15.5 103 -5.5) m3 2 b 7 4 pmos l=10u w=11.5u * m3 drain gate source bulk (50 13.5 60 25) m4 7 a 4 4 pmos l=10u w=11.5u * m4 drain gate source bulk (30 13.5 40 25) m5 3 b 2 3 nmos l=10u w=10u * m5 drain gate source bulk (50 -15 60 -5) m6 2 a 3 3 nmo