集成電路設(shè)計報告同步二進(jìn)制加法計數(shù)器的設(shè)計與仿真

1、湘潭大學(xué)課程設(shè)計 同步二進(jìn)制加法計數(shù)器的設(shè)計與仿真 集成電路設(shè)計報告同步二進(jìn)制加法計數(shù)器的設(shè)計與仿真院 系： 材料與光電物理學(xué)院專 業(yè)： 微電子學(xué)一班 學(xué) 號： 姓 名： 指導(dǎo)教師： 報告提交日期： 2010 年 9 月目 錄摘要 1關(guān)鍵詞 11 引言 22 時序邏輯電路 4 2.1 時序邏輯電路概述 4 2.2 同步時序邏輯電路的一般設(shè)計方法 53 設(shè)計7 3.1 二進(jìn)制計數(shù)器原理 7 3.1.1 t觸發(fā)器 7 3.1.2 同步二進(jìn)制加法計數(shù)器的原理 7 3.2 二進(jìn)制計數(shù)器設(shè)計 8 3.2.1 四位二進(jìn)制計數(shù)器的設(shè)計 9 3.2.2 檢查設(shè)計的電路能否自啟動134 仿真 144.1 仿真原

2、理 144.2 仿真結(jié)果與分析 155 硬件描述語言vhdl設(shè)計及仿真176 結(jié)論 227 體會與展望 23參考文獻(xiàn) 24致謝 25附錄 26同步二進(jìn)制加法計數(shù)器的設(shè)計與仿真摘 要：本文首先介紹了同步時序邏輯電路一般設(shè)計步驟,然后在理解和掌握同步二進(jìn)制計數(shù)器原理的基礎(chǔ)上，采用傳統(tǒng)的設(shè)計方法設(shè)計出了一個同步四位二進(jìn)制加法計數(shù)器，并且運用max+plus2軟件對四位二進(jìn)制計數(shù)器進(jìn)行了仿真，根據(jù)仿真結(jié)果，對時序和波形進(jìn)行了分析。最后采用vhdl語言設(shè)計了一個復(fù)雜的四位二進(jìn)制加法計數(shù)器。關(guān)鍵詞：時序邏輯電路，同步二進(jìn)制加法計數(shù)器，vhdl語言，mux+plus2, 仿真 design and simu

3、lation of synchronous binary carry counterabstract: this paper introduces the ordinary design method of sequential logic circuit at first. then on the basis of the principle and the structure of synchronous binary counters, i designs up a four binary carry counter. the circuit is designed and the si

4、mulation of this circuit is carried out by mux+plus2. according to the results of the simulation, its waveform and timing delay are analyzed. at last, with the help of vhdl language,i designs up a complex synchronous binary carry counter.keywords: sequential logic circuit, synchronous binary counter

5、s, vhdl language, mux+plus2, simulation1 引言計數(shù)器是數(shù)字電子技術(shù)中應(yīng)用的最多的時序邏輯電路。計數(shù)器不僅能用于對時鐘脈沖計數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運算等。但是并無法顯示計算結(jié)果，一般都是要通過外接lcd或led屏才能顯示。20世紀(jì)70年代開始，用數(shù)字電路處理模擬信號的所謂“數(shù)字化”浪潮已經(jīng)席卷了電子技術(shù)幾乎所有的應(yīng)用領(lǐng)域.時序電路的運用隨處可見。計數(shù)器是數(shù)字電路中使用最多的一種時序邏輯電路。計數(shù)器是大規(guī)模集成電路中運用最廣泛的結(jié)構(gòu)之一。在模擬及數(shù)字集成電路設(shè)計當(dāng)中,靈活地選擇與使用計數(shù)器可以實現(xiàn)很多復(fù)雜的功能,可以大量

6、減少電路設(shè)計的復(fù)雜度和工作量。計數(shù)器在現(xiàn)在電子電路中有著廣泛的應(yīng)用，它已經(jīng)成為了數(shù)字設(shè)備常用的基本部件之一。一個系統(tǒng)性能的好壞，常常與計數(shù)器的性能關(guān)系很大。計數(shù)器的種類繁多。按照計數(shù)器中的觸發(fā)器是否同時翻轉(zhuǎn)分類，可把計數(shù)器分為同步計數(shù)器和異步計數(shù)器，常用的同步計數(shù)器有74160系列、74ls190系列，常用的異步計數(shù)器有74ls290系列。計數(shù)器是一種基礎(chǔ)測量儀器，到目前為止已有30多年的發(fā)展史，早期設(shè)計師們追求的目標(biāo)主要是擴(kuò)展測量范圍再加上提高測量精度和穩(wěn)定度等，這些也是人們衡量電子計算器的技術(shù)水平，也決定電子計數(shù)器價格高低的主要依據(jù)，隨著科學(xué)技術(shù)的發(fā)展，用戶對電子計數(shù)器也提出了新的要求，對

7、于低檔產(chǎn)品要求使用操作方面，量程(足夠)寬，可靠性高，價格低。而對于中高檔產(chǎn)品，則要求高分辨率，高精度，高穩(wěn)定度，高測量速率。目前主要采用兩種設(shè)計方法來進(jìn)行計數(shù)器的設(shè)計，第一種為采用傳統(tǒng)的硬件電路設(shè)計方法來設(shè)計硬件，第二種為采用hdl語言來設(shè)計系統(tǒng)硬件。電子設(shè)計自動化的普及與cpld/fpga器件的廣泛應(yīng)用，使得計數(shù)器的設(shè)計變得非常容易。其中可編程計數(shù)器使用方便，靈活，能滿足工程上的多種應(yīng)用。在已有的設(shè)計方法中，設(shè)計者通常采用2的多次分頻法，這種設(shè)計方法從硬件結(jié)構(gòu)上來說常常出現(xiàn)頻率上不去的問題。現(xiàn)在電子設(shè)計自動化的日益普及和cpld/fpga器件的廣泛使用，使得計數(shù)器的設(shè)計變得非常容易。這個問

8、題源自曾專武等人任意模值的計數(shù)器設(shè)計比較1，在現(xiàn)在的自動控制領(lǐng)域，雖然目前市場上的計數(shù)器非常多，但通用性比較差，要完成特定的功能往往需要把多片集成電路組合使用，產(chǎn)品的設(shè)計和開發(fā)周期比較長，且計數(shù)器在速度、抗干擾能力等多項指標(biāo)上滿足不了要求2。為了提高工業(yè)控制器中高速計數(shù)器的計數(shù)頻率，利用fpga設(shè)計，采用層次化的vhdl語言程序設(shè)計，可以有效地提高效率和增加靈活性。高速計數(shù)器3累計比plc掃描頻率高得多的脈沖輸入，利用中斷事件完成既定的操作。 本文先對時序邏輯電路的分析方法進(jìn)行一下簡單的介紹，繼而分析同步二進(jìn)制加法計數(shù)器，最后對同步二進(jìn)制加法計數(shù)器進(jìn)行設(shè)計，對其性能進(jìn)行分析，最后討論了一下vh

9、dl語言設(shè)計二進(jìn)制加法計數(shù)器的優(yōu)點及步驟。2 同步時序邏輯電路的設(shè)計方法2.1 時序邏輯電路4概述在時序邏輯電路中，任意時刻的輸出信號不僅取決于當(dāng)時的輸入信號，而且還取決于電路原來的狀態(tài)，或者說，還與以前的輸入有關(guān)。具備這種邏輯功能特點的電路為時序邏輯電路(sequential logic circuit,簡稱時序電路)。時序邏輯電路在結(jié)構(gòu)上有兩個顯著的特點，如圖1所示。第一，時序電路通常包含組合電路和存儲電路兩個組成部分，而存儲電路是必不可少的。第二，存儲電路的輸出狀態(tài)必須反饋到組合電路的輸入端，與輸入信號一起，共同決定組合邏輯電路的輸出。由于存儲電路中觸發(fā)器的動作特點不同，在時序電路中又有

10、同步時序電路和異步時序電路之分。在同步時序電路中，所有觸發(fā)器狀態(tài)的變化都是在同一時鐘信號操作下同時發(fā)生的。而在異步時序電路中，觸發(fā)器狀態(tài)的變化不是同時發(fā)生的。此課程設(shè)計的研究就是主要針對同步時序電路中的計數(shù)器。zkqiq1xix1y1yiz1存儲電路組合邏輯電路圖1 時序邏輯電路的邏輯框圖時序電路的框圖可以畫成圖1所示的普通形式，圖中的代表輸入信號，代表輸出信號，代表存儲電路的輸入信號，代表存儲電路的輸出。這些信號的邏輯關(guān)系可以用三個向量函數(shù)來描述：2.2 同步時序邏輯電路的一般設(shè)計方法在設(shè)計時序邏輯電路時，要求設(shè)計者根據(jù)給出的具體邏輯問題，求出實現(xiàn)這一邏輯功能的邏輯電路。所得到的設(shè)計結(jié)果應(yīng)力

11、求簡單。當(dāng)選用小規(guī)模集成電路做設(shè)計時，電路最簡的標(biāo)準(zhǔn)是所用的觸發(fā)器和門電路的數(shù)目最少，而且觸發(fā)器和門電路的輸入端輸入數(shù)目也最少。而當(dāng)使用中、大規(guī)模集成電路時，電路最簡的標(biāo)準(zhǔn)是使用的集成電路數(shù)目最少，種類最少，而且互相間的連線也最少。一般按如下步驟進(jìn)行：一、 邏輯抽象，得出電路的狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表就是將要求實現(xiàn)的時序邏輯電路功能表示為時序邏輯函數(shù)，可以用狀態(tài)換表的形式，也可以用狀態(tài)轉(zhuǎn)換圖或狀態(tài)機(jī)流程圖的形式。這就需要： (1) 分析給定的邏輯問題，確定輸入變量、以及電路的狀態(tài)數(shù)。通常都是取原因(或條件)作為輸入邏輯變量，取結(jié)果作輸出邏輯變量。 (2) 定義輸入、輸出邏輯狀態(tài)和每個電路狀態(tài)的含

12、意，并將電路狀態(tài)順序編號。 (3) 按照題意列出電路的狀態(tài)轉(zhuǎn)換表或畫出電路的狀態(tài)轉(zhuǎn)換圖。 這樣，就把給定的邏輯問題抽象為一個時序邏輯函數(shù)了。二、 狀態(tài)化簡 若兩個電路狀態(tài)在相同的輸入下有相同的輸出，并且轉(zhuǎn)換到同樣一個次態(tài)去，則稱這兩個狀態(tài)為等價狀態(tài)。顯然，等價狀態(tài)是重復(fù)的，可以合并為一個。電路的狀態(tài)數(shù)越少，設(shè)計出來的電路就越簡單。 狀態(tài)化簡的目的就在于將等價狀態(tài)合并，以求得最簡的狀態(tài)轉(zhuǎn)換圖。三、 狀態(tài)分配 狀態(tài)分配又稱狀態(tài)編碼。 時序邏輯電路的狀態(tài)是用觸發(fā)器狀態(tài)的不同組合來表示的。首先，需要確定觸發(fā)器的數(shù)目。因為個觸發(fā)器共有種狀態(tài)組合，所以為獲得時序電路所需的個狀態(tài)，必須取 (1)其次，要給每

13、個電路狀態(tài)規(guī)定對應(yīng)的觸發(fā)器狀態(tài)組合。每組觸發(fā)器的狀態(tài)組合都是一組二值代碼，因而又將這項工作稱為狀態(tài)編碼。在的情況下，從個狀態(tài)中取個狀態(tài)的組合可以有多種不同的方案，而每個方案中個狀態(tài)的排列順序又有許多種。如果編碼方案選擇得當(dāng)，設(shè)計結(jié)果可以很簡單。反之，編碼方案選得不好，設(shè)計出來的電路就會復(fù)雜的多，這里面有一定的技巧。此外，為便于記憶和識別，一般選用的狀態(tài)編碼和它們的排列順序都遵循一定的規(guī)律。四、 選定觸發(fā)器的類型，求出電路的狀態(tài)方程、驅(qū)動方程和輸出方程 因為不同不同邏輯功能的觸發(fā)器驅(qū)動方式不同，所以用不同類型觸發(fā)器設(shè)計出的電路也不一樣。為此，在設(shè)計具體的電路前必須選定觸發(fā)器的類型。選擇觸發(fā)器類型

14、時應(yīng)考慮到器件的供應(yīng)情況，并應(yīng)力求減少系統(tǒng)中使用的觸發(fā)器種類。 根據(jù)狀態(tài)轉(zhuǎn)換圖(或狀態(tài)轉(zhuǎn)換表)和選定的狀態(tài)編碼、觸發(fā)器的類型，就可以寫出電路的狀態(tài)方程、驅(qū)動方程和輸出方程了。五、 根據(jù)得到的方程式畫出邏輯圖六、 檢查設(shè)計的電路能否自啟動 如果電路不能自啟動，則需采取措施加以解決。一種解決辦法是在電路開始工作時通過預(yù)置數(shù)將電路的狀態(tài)置成有效狀態(tài)循環(huán)中的某一種。另一種解決辦法使通過修改邏輯設(shè)計加以解決。 至此，邏輯設(shè)計工作已經(jīng)完成。圖2用方框圖表示了上述設(shè)計工作的大致過程。 圖2 同步時序邏輯電路的設(shè)計過程3 設(shè)計目前生產(chǎn)的同步計數(shù)器芯片基本上分為二進(jìn)制和十進(jìn)制兩種，而十進(jìn)制同步計數(shù)器的設(shè)計原理是

15、以二進(jìn)制同步計數(shù)器為基礎(chǔ)的。下面首先簡單介紹二進(jìn)制同步計數(shù)器構(gòu)成所用到的t觸發(fā)器的邏輯功能和特性，繼而對同步二進(jìn)制加法計數(shù)器的邏輯電路、驅(qū)動方程、狀態(tài)方程、輸出方程等等進(jìn)行分析，再根據(jù)同步時序邏輯電路的設(shè)計步驟設(shè)計同步二進(jìn)制加法計數(shù)器。3.1 二進(jìn)制計數(shù)器原理3.1.1 t觸發(fā)器4同步計數(shù)器通常用t觸發(fā)器構(gòu)成，設(shè)計之前，首先要了解需要用到的t觸發(fā)器的功能：在某些場合，需要這樣一種邏輯功能的觸發(fā)器，當(dāng)控制信號t=1時每來一個時鐘信號它的狀態(tài)就翻轉(zhuǎn)一次；而當(dāng)t=0時，時鐘信號到達(dá)后它的狀態(tài)保持不變。具備這種邏輯功能的觸發(fā)器稱為t觸發(fā)器。它的特性表如表1所示。從特性表寫出t觸發(fā)器的特性方程為 (2)

16、它的狀態(tài)轉(zhuǎn)換圖和邏輯符號如圖3和圖4所示。事實上只要將jk觸發(fā)器的兩個輸入端連在一起作為t端，就可以構(gòu)成t觸發(fā)器。正因為如此在觸發(fā)器的定型產(chǎn)品中通常沒有專門的觸發(fā)器。因為max+plus軟件中含有t觸發(fā)器，所以設(shè)計同步計數(shù)器時直接用的t觸發(fā)器。當(dāng)t觸發(fā)器的控制端接至固定的高電平時(即t恒等于1)，則式(2)變?yōu)?即每次clk信號作用后觸發(fā)器必然翻轉(zhuǎn)成與初態(tài)相反的狀態(tài)。3.1.2同步二進(jìn)制計數(shù)器的原理根據(jù)二進(jìn)制加法運算法則可知，在一個多位二進(jìn)制數(shù)的末位加1時，若其第i位（即任何一位）以下各位皆為1時，則第i位應(yīng)改變狀態(tài)（由0變成1，由1變成0）。而最低位的狀態(tài)在每次加1時都要改變。例如10110

17、11+1=1011100 按照上如原則，最低的三位改變了狀態(tài)，而高四位狀態(tài)未變。由t觸發(fā)器構(gòu)成同步計數(shù)器，其結(jié)構(gòu)形式有兩種。一種是控制輸入端t的狀態(tài)。當(dāng)每次clk信號(也就是計數(shù)脈沖)到達(dá)時，是該翻轉(zhuǎn)的那些觸發(fā)器輸入控制端，不該翻轉(zhuǎn)的 。另一種形式是控制時鐘信號，每次計數(shù)脈沖到達(dá)時，只能加到該翻轉(zhuǎn)的那些觸發(fā)器的clk 輸入端上，而不能加給那些不該翻轉(zhuǎn)的觸發(fā)器。同時，將所有的觸發(fā)器接成的狀態(tài)。由此可知，當(dāng)通過t端的狀態(tài)控制時，第i位觸發(fā)器輸入端的邏輯式應(yīng)為 (3)只有最低位例外，按照計數(shù)規(guī)則，每次輸入計數(shù)脈沖時它都要翻轉(zhuǎn)，故。3.2二進(jìn)制計數(shù)器設(shè)計自下向上的硬件電路設(shè)計方法的主要步驟是：根據(jù)系統(tǒng)

18、對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖，對系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著進(jìn)行各功能模塊的細(xì)化和電路設(shè)計;各功能模塊的電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行調(diào)試；最后完成整個系統(tǒng)的硬件設(shè)計。自下至上的設(shè)計方法充分體現(xiàn)在各功能模塊的電路設(shè)計中。下面以四位二進(jìn)制計數(shù)器為例加以說明。圖3 四位二進(jìn)制計數(shù)器的狀態(tài)轉(zhuǎn)換圖3.2.1四位二進(jìn)制計數(shù)器設(shè)計邏輯抽象，得到電路的狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表。取進(jìn)位信號為輸出邏輯變量c，同時規(guī)定有進(jìn)位輸出時c=1，無進(jìn)位輸出時c=0。十進(jìn)制計數(shù)器應(yīng)該有十六個有效狀態(tài)若分別用s0、s1、表示，則可畫出圖4

19、所示的電路狀態(tài)轉(zhuǎn)換圖。因為二進(jìn)制計數(shù)器必須用16個不同的狀態(tài)表示已經(jīng)輸入的脈沖數(shù)。根據(jù)式(1)知，現(xiàn)要求，故應(yīng)取觸發(fā)器位數(shù)，因為16 =24 (4)假如對狀態(tài)分配無特殊要求，可以取自然二進(jìn)制數(shù)00001111作為s0s15的編碼，于是得到了表3中的狀態(tài)編碼。計數(shù)脈沖電路狀態(tài)等效十進(jìn)制數(shù)進(jìn)位輸出cq3q2q1q0000000010001102001020300113040100405010150601106070111708100080910019010101010011101111012110012013110113014111014015111115116000000表3： 二進(jìn)制電路的狀態(tài)

20、轉(zhuǎn)換表由于電路的次態(tài)q3*q2*q1*q0*和進(jìn)位輸出c唯一地取決于電路的現(xiàn)態(tài)q3q2q1q0的取值，故可根據(jù)表3畫出表示次態(tài)邏輯函數(shù)和進(jìn)位輸出函數(shù)的卡諾圖，如圖9所示。為清晰起見，可將圖9所示的卡諾圖分解為圖10所示的五個卡諾圖，分別表示為q3*、q2*、q1*、q0*和c這五個邏輯函數(shù)。從卡諾圖可以得到電路的狀態(tài)方程為： (5) 電路的輸出方程為 (6)圖5（1）所示電路就是按式(3)接成的4位二進(jìn)制同步加法計數(shù)器，所用t觸發(fā)器為上升沿有效。由圖可見，各觸發(fā)器的驅(qū)動方程為 (7) q1q0q3q200011110000001/00010/00100/00011/0010101/00110/

21、01000/00111/0111101/01110/00000/11111/0101001/01010/01100/01011/0 圖4 電路次態(tài)輸出q1q0q3q200011110000000010010111101101111q1q0q3q200011110000010011101111101100010 (a) q3*(b) q2*q1q0q3q200011110001001011001111001101001q1q0q3q200011110000101010101110101100101（c）q1*（d）q0*q1q0q3q2000111100000000100001100101000

22、00 (e) c圖5 卡諾圖的分解根據(jù)狀態(tài)方程和輸出方程求出電路的狀態(tài)轉(zhuǎn)換表，如表2所示。利用第16個計數(shù)脈沖到達(dá)時c端電位的下降可作為向高位計數(shù)器電路進(jìn)位的輸出信號。圖7為所示電路的時序圖。有時序圖可以看出，若計數(shù)輸入脈沖的頻率為，則q0、q1、q2和q3端輸出脈沖的頻率將依次為、和。針對計數(shù)器的這種分頻功能，也將它稱為分頻器。此外，每輸入16個計數(shù)脈沖計數(shù)器工作一個循環(huán)，并在輸出端q3產(chǎn)生一個進(jìn)位輸出信號，所以又將這個電路稱為16進(jìn)制計數(shù)器。計數(shù)器中能計到的最大數(shù)稱為計數(shù)器的容量，它等于計數(shù)器所有各位全為1時數(shù)值。位二進(jìn)制計數(shù)器的容量等于-1。在實際生產(chǎn)的計數(shù)器芯片中，往往還會附加一些控制

23、電路，以增加電路的功能和使用的靈活性。例如增加預(yù)置數(shù)、保持和異步置零等附加功能。3.2.2 檢查設(shè)計的電路能否自啟動將6個無效狀態(tài)1010、1011、1100、1101、1110和1111分別代入狀態(tài)方程中，由得次態(tài)或次態(tài)的次態(tài)可知，電路能夠自啟動。圖7為完整的狀態(tài)轉(zhuǎn)換圖。4仿真4.1 仿真原理本文使用了max+plus ii5對設(shè)計的電路進(jìn)行設(shè)計仿真。max+plus ii是世界最大的可編程器件供應(yīng)商之一的altera公司推出的一款cpld/fpga開發(fā)平臺。其全稱為multiple array matrix and programmable logic user systems。它具有原理

24、圖輸入和文本輸入(采用硬件描述語言)兩種輸入手段，可支持vhdl、verilog hdl、ahdl6多種硬件描述語言；利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計圖電路或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中(如fpga芯片)，做成asic7芯片。它是eda設(shè)計中不可缺少的一種有用工具，目前在國內(nèi)使用較為普遍，符合工業(yè)標(biāo)準(zhǔn)，能在各類設(shè)計平臺上運行，操作方便、簡單易學(xué)。但是，由于該工具是針對可編程芯片而設(shè)計的，因此它不支持系統(tǒng)行為級的描述和仿真。以下圖八為max+plusii進(jìn)行cpld/fpga設(shè)計的流程： 圖 8 cpld/fpga設(shè)計的流程4.2 仿真結(jié)果與

25、分析 下面將對同步二進(jìn)制計數(shù)器電路進(jìn)行詳細(xì)的仿真分析。本設(shè)計為同步二進(jìn)制加法計數(shù)器，首先要進(jìn)行圖形輸入，輸入圖形檢查無誤后，就可以進(jìn)行仿真，仿真波形輸入后按下仿真鍵，此時觀察的便是其時序波形圖，研究電路隨其時鐘信號的到來而出現(xiàn)相應(yīng)的脈沖；仿真結(jié)果從波形上來看，很難給出定量的信號延遲關(guān)系，所以還要進(jìn)行時序分析。當(dāng)完全滿足要求后就可以通過編輯器下載到指定的芯片中去，以生成asic芯片。(1) 時序波形圖 圖9時序波形圖從波形圖9可以看出此計數(shù)器在上升沿有效，當(dāng)時鐘上升沿信號到來時，計數(shù)加1，加到15時，下一個時鐘上升沿到來，進(jìn)位c加1，而其它q0q1q2q3又變?yōu)?000，說明此電路的設(shè)計符合要求

26、。當(dāng)清零信號有效時q0q1q2q3變?yōu)?000，波形存在一定的延時，這是模擬實際電路的結(jié)果，總的來說，波形符合要求，設(shè)計還是成功的。(2) 時序分析 圖10 時序分析由以上圖10延時結(jié)果可以看出，時鐘上升沿到來時，q0延時2.8ns，q1延時2.8ns，q2延時2.8ns，q3延時2.8ns，c延時輸出7.4ns，電路越復(fù)雜，它的延時就會越長。比起波形圖來，此圖表對延時分析相對比較直觀。(3) 最后生成芯片圖圖11 芯片圖5硬件描述語言vhdl7設(shè)計及仿真一：硬件電路描述語言的特點 （1）采用自上向下的設(shè)計方法。所謂自上向下的設(shè)計方法，就是從系統(tǒng)的整體要求出發(fā)，自上而下地逐步將設(shè)計內(nèi)容細(xì)化，最

27、后完成系統(tǒng)硬件的整體設(shè)計。在利用hdl的硬件設(shè)計方法中，設(shè)計者將系統(tǒng)硬件設(shè)計自上而下分為三個層次進(jìn)行。第一層次為行為描述，第二層次為rtl方式描述，第三層次是邏輯綜合。 由邏輯綜合工具產(chǎn)生門級網(wǎng)絡(luò)表后，在最后完成硬件設(shè)計時，還可以有兩種選擇：第一種是采用由自動布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的asic芯片的制造工藝，做出asic芯片;第二種為將網(wǎng)絡(luò)表轉(zhuǎn)換成fpga或cpld的編程碼點，然后寫入對應(yīng)的芯片，完成硬件電路的設(shè)計。（2）系統(tǒng)中可大量的采用asic芯片。（3）采用系統(tǒng)早期仿真。（4）降低了硬件電路的設(shè)計難度。（5）主要設(shè)計文件為用hdl語言編寫的源程序。二：用vhdl設(shè)計四位二進(jìn)制加法計數(shù)器

28、采用vhdl語言設(shè)計一個4位二進(jìn)制計數(shù)器74163，它具有同步清零、同步置數(shù)、計數(shù)控制和進(jìn)位輸出控制功能。如下圖12所示。 圖12 4位二進(jìn)制計數(shù)器741631：各端口功能clk：時鐘信號，上升沿計數(shù)；clrl：同步清零端，低電平有效；ldl：同步置位控制端，低電平有效；enp：與ent同時為1時，計數(shù)使能；ent：為1時，可進(jìn)行進(jìn)位；d3.0：計數(shù)器置數(shù)輸入；q3.0：計數(shù)器狀態(tài)輸出；rco：計數(shù)器進(jìn)位輸出。2:程序設(shè)計library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity k74163

29、isport(clk,clrl,ldl,enp,ent:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); rco:out std_logic);end entity k74163;architecture rtl of k74163 issignal count_4:std_logic_vector(3 downto 0);begin q=count_4; process(clk,clrl,ldl,enp,ent) is begin if (clkevent and clk=

30、1)then if (clrl=0) then count_4=0000; elsif (ldl=0) then count_4=d; elsif(ent=1) then if(count_4=1111) then rco=1; count_4=0000; elsif(enp=1) then count_4= count_4+1; end if; end if; end if; end process; end architecture rtl;三：仿真（一）仿真波形（需反映出ldl 、ent 、enp 、clrl對電路狀態(tài)的影響）圖13 仿真波形從仿真波形看，非常好的實現(xiàn)了既定的功能，從理論

31、上來講，這是一個比較合理的設(shè)計，功能比較復(fù)雜，但是實現(xiàn)過程還是比較的簡單。但是在實際的應(yīng)用過程之中還要考慮延時，抖動等諸多因素。（二）時序分析（電路工作頻率、建立保持時間、延遲時間分析）1：建立和保持時間分析：圖14 建立和保持時間分析 建立和保持時間分析用來計算從輸入引腳到觸發(fā)器，鎖存器和異步ram的信號輸入所需的最少建立時間和保持時間。圖顯示clrl到觸發(fā)器count_40.q所需的最小建立/保持時間為3.3ns/0.0ns,而其他的輸入到各個觸發(fā)器的時間各有差異。2：時序邏輯電路性能分析： 圖15 性能分析圖圖15顯示被分析的時鐘名稱為clk, 制約性能的源節(jié)點為cout_43.q. 時

32、鐘信號的最高頻率為113.63mhz,所需的最小時鐘周期為8.8ns.3：傳輸延遲分析：圖16 傳輸延遲圖 通過圖，可以看到輸入節(jié)點clk到所有目標(biāo)之間的延遲為2.8ns,因為clk為全局時鐘，它到所有邏輯單元的延遲相同。單擊list paths 按鈕，彈出的時間分析結(jié)果提示對話框提示設(shè)計者已完成了最長延遲路徑的分析。6 結(jié)論通過做課程設(shè)計，我基本掌握了同步二進(jìn)制加法計數(shù)器的設(shè)計與仿真方法，自己的動手能力有了進(jìn)一步的提高。采用傳統(tǒng)的時序邏輯電路的設(shè)計方法，做出來的四位二進(jìn)制計數(shù)器能夠滿足基本的設(shè)計要求，但是不易實現(xiàn)復(fù)雜的控制功能。在仿真的時候，存在波形延時和時序誤差，給它的應(yīng)用帶來的不利的影響

33、。在實際設(shè)計過程中要根據(jù)實際情況來選擇器件和電路，以求達(dá)到最佳的效果。在設(shè)計過程中我根據(jù)要求，只設(shè)計要計數(shù)器的核心部分，與實際在市場上流通的計數(shù)器相比，還有許多的不足之處，需要加以改進(jìn)。由于本人能力有限，目前只能夠做到這樣的水平，我會在以后加以提高。7 體會與展望通過本次課程設(shè)計，我獲益良多。通過查找文獻(xiàn)，理解與吸收別人的研究成果，我懂得的大學(xué)的學(xué)習(xí)的多方面的，需要及時的跟上最新科研的腳步。在課程設(shè)計過程中，我采用了max+plus2進(jìn)行仿真。通過對軟件的學(xué)習(xí)，我發(fā)現(xiàn)了許多新的功能，學(xué)會了分析波形和時序的含義。在設(shè)計過程中我懂得了要有堅持的精神和非常大的耐心，不斷的嘗試才能夠找到好的方法。從正

34、文中可以看出，采用硬件描述語言可以大幅降低電路的設(shè)計難度，并且可以在行為級，rtl級和門級進(jìn)行仿真。設(shè)計效率比較高，是目前比較流行的一種設(shè)計方法。比較采用兩種設(shè)計方法設(shè)計出來的四位二進(jìn)制計數(shù)器，可以發(fā)現(xiàn)采用硬件描述語言可以非常容易的實現(xiàn)控制功能。目前還有許多新的方法來設(shè)計任意位的計數(shù)器，我們可以加以思考。 參 考 文 獻(xiàn)1 曾專武 黃衛(wèi)立.任意模值的計數(shù)器設(shè)計比較j.湖南城市學(xué)院學(xué)報.2003,6期:119-121頁2 李鋒 盧佩 劉成臣.應(yīng)用vhdl語言在pld器件上設(shè)計實現(xiàn)可編程計數(shù)器j.現(xiàn)代電子技術(shù).2002年,5期:51-53頁3 何永泰 肖麗仙.基于fpga的高速計數(shù)器設(shè)計j.電氣應(yīng)

35、用.2006年,4期:140-142頁.4 閻石. 數(shù)字電子技術(shù)基礎(chǔ)(第五版)m. 北京:高等教育出版社,2006. 5 王輝 殷穎 陳婷.max+plus2和quartus 2應(yīng)用與開發(fā)技巧m.機(jī)械工業(yè)出版社,20076 侯伯亨,劉凱，顧新. vhdl硬件描述語言與數(shù)字邏輯電路設(shè)計(第三版）m.西安:電子科技大學(xué)出版社,2009.6 東方人華.max+plus2入門與提高m.北京:清華大學(xué)出版社.20048 t onomi.high-speed single flux-quantum up/down counter for neural computation using stochasti

36、c logicj.journal of physics,issue 1,20089 krishnaswamy,s.;plaza,s.m.;markov,i.l.;hayes,j.p.signature-based ser analysis and design of logic circuits.computer-aided design of integrated circuits and systems,ieee transactions on,2009, vol.28,no.1:3-810 t. grzes;v. salauyou and i. bulatova. power estimation methods in digital circuit design. optoelectronics, instrumentation and data processing，2009，vol.45，no.6:4-7.致 謝首先感謝教我專業(yè)課的各位老師，他們帶領(lǐng)我進(jìn)入了微電子的專業(yè)領(lǐng)域。特別要感謝唐老師，這次課程設(shè)計教會了我許多的東西，使我的動手能力有了一定的提高。同時要感謝同學(xué)們，在課程設(shè)計過程中給了我許多的指導(dǎo)，在困難中給我非常大的支持與鼓勵。最后，感謝一直支持我的父母親，他們給了我許多的幫助。附 錄附錄一：同步二進(jìn)制加法計數(shù)器