數(shù)字頻率計(jì)設(shè)計(jì)PPT學(xué)習(xí)教案

1、會計(jì)學(xué)1數(shù)字頻率計(jì)設(shè)計(jì)數(shù)字頻率計(jì)設(shè)計(jì)圖6.5 8位十進(jìn)制數(shù)字頻率計(jì)邏輯圖SD31.0REG32BTESTCTLGNDFSINCLKDOUT31.0SD31.28SD27.24SD23.20SD19.16SD15.12SD11.8SD7.4SD3.0DOUT31.0DIN31.0LOADCLKCQ3.0CARRY_OUTENACLRCNT10CNT10CLKCQ3.0CARRY_OUTENACLRCNT10CNT10CLKCQ3.0CARRY_OUTENACLRCNT10CNT10CLKCQ3.0CARRY_OUTENACLRCNT10CNT10CLKCQ3.0CARRY_OUTENACLRCN

2、T10CNT10CLKCQ3.0CARRY_OUTENACLRCLKCQ3.0CARRY_OUTENACLRCNT10CLKCQ3.0CARRY_OUTENACLRLOADCLR_CNTTSTENRSTCLKU0U9U2U1U3U4U8U7U6U5SESCSLS1S2S3S4S5S6S7S8第1頁/共17頁 1) 測頻控制信號發(fā)生器設(shè)計(jì) 頻率測量的基本原理是計(jì)算每秒鐘內(nèi)待測信號的脈沖個(gè)數(shù)。這就要求TESTCTL的計(jì)數(shù)使能信號TSTEN能產(chǎn)生一個(gè)1秒脈寬的周期信號，并對頻率計(jì)的每一計(jì)數(shù)器CNT10的ENA使能端進(jìn)行同步控制。當(dāng)TSTEN高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)，停止計(jì)數(shù)，并保持其所計(jì)的數(shù)。在

3、停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號LOAD的上跳沿將計(jì)數(shù)器在前1秒鐘的計(jì)數(shù)值鎖存進(jìn)32位鎖存器REG32B中，并由外部的7段譯碼器譯出并穩(wěn)定顯示。鎖存信號之后，必須有一清零信號CLR_CNT對計(jì)數(shù)器進(jìn)行清零，為下1秒鐘的計(jì)數(shù)操作作準(zhǔn)備。測頻控制信號發(fā)生器的工作時(shí)序如圖6.6所示。為了產(chǎn)生這個(gè)時(shí)序圖，需首先建立一個(gè)由D觸發(fā)器構(gòu)成的二分頻器，在每次時(shí)鐘CLK上沿到來時(shí)其值翻轉(zhuǎn)。第2頁/共17頁 其中控制信號時(shí)鐘CLK的頻率取1 Hz，而信號TSTEN的脈寬恰好為1 s，可以用作閘門信號。此時(shí)，根據(jù)測頻的時(shí)序要求，可得出信號LOAD和CLR_CNT的邏輯描述。由圖6.6可見，在計(jì)數(shù)完成后，即計(jì)數(shù)使能

4、信號TSTEN在1 s的高電平后，利用其反相值的上跳沿產(chǎn)生一個(gè)鎖存信號LOAD，0.5 s后，CLR_CNT產(chǎn)生一個(gè)清零信號上跳沿。 高質(zhì)量的測頻控制信號發(fā)生器的設(shè)計(jì)十分重要，設(shè)計(jì)中要對其進(jìn)行仔細(xì)的實(shí)時(shí)仿真(TIMING SIMULATION)，防止可能產(chǎn)生的毛刺。第3頁/共17頁圖6.6 測頻控制信號發(fā)生器工作時(shí)序I RSTI CLKO TSTENO LOADO CLR_CNT第4頁/共17頁 2) 寄存器REG32B設(shè)計(jì) 設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。若已有32位BCD碼存在于此模塊的輸入口，在信號LOAD的上升沿后即被鎖存到寄存器REG32B的內(nèi)

5、部，并由REG32B的輸出端輸出，然后由實(shí)驗(yàn)板上的7段譯碼器譯成能在數(shù)碼管上顯示輸出的相對應(yīng)的數(shù)值。第5頁/共17頁 3) 十進(jìn)制計(jì)數(shù)器CNT10的設(shè)計(jì) 如圖6.5所示，此十進(jìn)制計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端ENA，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)禁止計(jì)數(shù)。第6頁/共17頁2. VHDL源程序源程序1) 有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器的源程序CNT10.VHDLIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL； -有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器ENTITY CNT10 ISPORT (CLK：IN STD_LOGIC； -計(jì)數(shù)時(shí)鐘信號 CLR：IN STD

6、_LOGIC； -清零信號 END：IN STD_LOGIC； -計(jì)數(shù)使能信號 CQ：OUT INTEGER RANGE 0 TO 15；-4位計(jì)數(shù)結(jié)果輸出 CARRY_OUT：OUT STD_LOGIC)； -計(jì)數(shù)進(jìn)位 END CNT10；ARCHITECTURE ART OF CNT10 IS 第7頁/共17頁SIGNAL CQI ：INTEGER RANGE 0 TO 15；BEGIN PROCESS(CLK，CLR，ENA) BEGIN IF CLR= 1 THEN CQI= 0； -計(jì)數(shù)器異步清零 ELSIF CLKEVENT AND CLK= 1 THEN IF ENA= 1 TH

7、EN IF CQI9 THEN CQI=CQI+1； ELSE CQI=0；END IF； -等于9，則計(jì)數(shù)器清零 END IF； END IF； END PROCESS； PROCESS (CQI) BEGIN IF CQI=9 THEN CARRY_OUT= 1； -進(jìn)位輸出 ELSE CARRY_OUT= 0；END IF； END PROCESS； CQ=CQI；END ART；第8頁/共17頁2) 32位鎖存器的源程序REG32B.VHDLIBRARY IEEE； -32位鎖存器USE IEEE.STD_LOGIC_1164.ALL；ENTITY REG32B IS PORT(LOA

8、D：IN STD_LOGIC； DIN：IN STD_LOGIC_VECTOR(31 DOWNTO 0)； DOUT：OUT STD_LOGEC_VECTOR(31 DOWNTO 0)；END REG32B；ARCHITECTURE ART OF REG32B IS BEGINPROCESS ( LOAD， DIN )BEGINIF LOAD EVENT AND LOAD= 1 THEN DOUT=DIN； -鎖存輸入數(shù)據(jù) END IF ； END PROCESS；END ART；第9頁/共17頁3) 測頻控制信號發(fā)生器的源程序TESTCTL.VHD LIBRARY IEEE；USE IEEE

9、.STD_LOGIC_1164.ALL； -測頻控制信號發(fā)生器USE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY TESTCTL IS PORT (CLK：IN STD_LOGIC； -1 Hz測頻控制時(shí)鐘 TSTEN：OUT STD_LOGIC； -計(jì)數(shù)器時(shí)鐘使能 CLR_CNT：OUT STD_LOGIC； -計(jì)數(shù)器清零 LOAD：OUT STD_LOGIC)； -輸出鎖存信號END TESTCTL；ARCHITECTURE ART OF TESTCTL IS SIGNAL Dvi2CLK ：STD_LOGIC； BEGIN第10頁/共17頁P(yáng)ROCESS ( CL

10、K )BEGINIF CLKEVENT AND CLK= 1 THEN -1 Hz時(shí)鐘二分頻Div2CLK=NOT Div2CLK；END IF ；END PROCESS；PROCESS ( CLK，Div2CLK )BEGIN IF CLK= 0 AND Div2CLK = 0 THEN -產(chǎn)生計(jì)數(shù)器清零信號 CLR_CNT= 1； ELSE CLR_CNT= 0 ； END IF； END PROCESS； LOAD=NOT Div2CLK； TSTENCLK，TSTEN=TSTEN， CLR_CNT=CLR_CNT，LOAD=LOAD)；U1：CNT10 PORT MAP(CLK=FSI

11、N，CLR=CLR_CNT，ENA=TSTEN， CQ=DIN (3 DOWNTO 0)，CARRY_OUT=CARRY1)；U2：CNT10 PORT MAP(CLK=CARRY1，CLR=CLR_CNT，ENA=TSTEN， CQ=DIN (7 DOWNTO 4)，CARRY_OUT=CARRY2)；U3：CNT10 PORT MAP(CLK=CARRY2，CLR=CLR_CNT，ENA=TSTEN， CQ=DIN (11 DOWNTO 8)，CARRY_OUT=CARRY3)；U4：CNT10 PORT MAP(CLK=CARRY3，CLR=CLR_CNT，ENA=TSTEN， CQ=D

12、IN (15 DOWNTO 12)，CARRY_OUT=CARRY4)；U5：CNT10 PORT MAP(CLK=CARRY4，CLR=CLR_CNT，ENA=TSTEN，第14頁/共17頁 CQ=DIN (19 DOWNTO 16)，CARRY_OUT=CARRY5)；U6：CNT10 PORT MAP(CLK=CARRY5，CLR=CLR_CNT，ENA=TSTEN， CQ=DIN (23 DOWNTO 20)，CARRY_OUT=CARRY6)；U7：CNT10 PORT MAP(CLK=CARRY6，CLR=CLR_CNT，ENA=TSTEN， CQ=DIN (27 DOWNTO 24)，CARRY_OUT=CARRY7)；U8：CNT10 PORT MAP(CLK=CARRY7，CLR=CLR_CNT，ENA=TSTEN， CQ=DIN (31 DOWNTO 28)，CARRY_OUT=CARRY8)；U9：REG32B PORT MAP(LOAD=LOAD，DIN=DIN(31 DOWNTO 0)，DOUT=DOUT)；END ART；第15頁/共17頁 3. 硬件邏輯驗(yàn)證硬件邏輯驗(yàn)證 選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0，由5.2節(jié)的實(shí)