CMOS靜態(tài)門電路的功耗實(shí)用PPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1CMOS靜態(tài)門電路的功耗實(shí)用靜態(tài)門電路的功耗實(shí)用2021-9-2第1頁(yè)/共21頁(yè)2021-9-2CLVddVDD0tV1.當(dāng)輸入信號(hào)為0時(shí)：輸出保持1不變，沒(méi)有電荷轉(zhuǎn)移3.當(dāng)輸入信號(hào)從01(發(fā)生跳變)時(shí)：輸出從“1”轉(zhuǎn)變?yōu)椤?”, 有電荷轉(zhuǎn)移012.當(dāng)輸入信號(hào)為VDD時(shí)：輸出保持0不變，沒(méi)有電荷轉(zhuǎn)移CMOS反相器的功耗動(dòng)態(tài)功耗靜態(tài)功耗第2頁(yè)/共21頁(yè)2021-9-2CMOS反相器的功耗功耗組成： 1. 靜態(tài)功耗 2. 動(dòng)態(tài)功耗1.靜態(tài)功耗PS輸入輸出輸出在輸入為0或1（VDD)時(shí)，兩個(gè)MOS管中總是一個(gè)截止一個(gè)導(dǎo)通，因此沒(méi)有從VDD到VSS的直流通路，也沒(méi)有電流流入柵極，因此其靜態(tài)電流

2、和功耗幾乎為0。VinVout常規(guī)第3頁(yè)/共21頁(yè)2021-9-2對(duì)于深亞微米器件，存在泄漏電流IleakageVDD IleakageVout漏極擴(kuò)散結(jié)漏電流亞閾值漏電流柵極漏電流隨著特征尺寸的減小，泄漏電流功耗變得不可忽視，減小泄漏電流功耗是目前的研究熱點(diǎn)之一。Ipn=AJS 由越過(guò)溝道區(qū)的少數(shù)載流子擴(kuò)散電流引起的 第4頁(yè)/共21頁(yè)2021-9-2反向偏置二極管漏電流第5頁(yè)/共21頁(yè)2021-9-2亞閾值漏電流源極(S)漏極(D)柵極(G)VGVDID由少數(shù)載流子的擴(kuò)散引起，類似橫向晶體管)1(/ )()/(kTDSqVoffsetTGSenkTVVVqssubeII0.10.1之間亞閾值

3、振幅系數(shù)VT降低，Isub增大但VT增加，速度減慢存在速度和功耗的折中考慮第6頁(yè)/共21頁(yè)2021-9-2降低待機(jī)功耗的方法舉例： 正常工作時(shí)采用低閾值電壓，以減少CMOS電路的延遲時(shí)間 待機(jī)時(shí)采用高閾值電壓，以減少CMOS電路的泄漏電流保持速度性能的基礎(chǔ)上，大幅度降低功耗第7頁(yè)/共21頁(yè)2021-9-2高Vt低VtVDDVSSSL低閾值邏輯電路電路工作時(shí)導(dǎo)通，待機(jī)時(shí)截止第8頁(yè)/共21頁(yè)2021-9-22.動(dòng)態(tài)功耗PDVILVIH0VDDVDD(1)(2)(3)(4)(5)N截止P非飽和N飽和P非飽和N非飽和P飽和N非飽和P截止 1. 短路電流功耗：在輸入從0到1或者從1到0瞬變過(guò)程中，NMO

4、S管和PMOS管都處于導(dǎo)通狀態(tài)，此時(shí)存在一個(gè)窄的從VDD到VSS的電流脈沖，由此引起的功耗叫短路電流功耗。 CLVdd通常（開(kāi)關(guān)頻率較低時(shí)）為動(dòng)態(tài)功耗的主要組成部分2. 瞬態(tài)功耗：在電路開(kāi)關(guān)動(dòng)作時(shí)，對(duì)輸出端負(fù)載電容進(jìn)行放電引起的功耗。第9頁(yè)/共21頁(yè)2021-9-2短路電流功耗VinVoutCLVdd0max1( ),12ptdpDDpdpdppDDrfPi VdttiPPf VItt假設(shè)交變電流 的波形為三角形，可近似為：（）VoutiCtp第10頁(yè)/共21頁(yè)2021-9-2VinVoutCLVddE=CLVDD2Pdyn=E*f=CLVDD2fl 為減小功耗需要減小CL ,VDD 和fl

5、動(dòng)態(tài)（翻轉(zhuǎn)）的能量和功耗：與驅(qū)動(dòng)器件的電阻無(wú)關(guān)每次翻轉(zhuǎn)消耗的能量E反相器的平均轉(zhuǎn)換頻率第11頁(yè)/共21頁(yè)2021-9-2Pdyn=CLVDD2fclk開(kāi)關(guān)活動(dòng)因子clkout=25%第12頁(yè)/共21頁(yè)2021-9-2降低動(dòng)態(tài)功耗的基本原則 降低電源電壓 降低開(kāi)關(guān)活動(dòng)性 減少實(shí)際電容盡量降低電路門數(shù)第13頁(yè)/共21頁(yè)2021-9-2雙電源LSI設(shè)計(jì)技術(shù)F/FF/FF/FF/FF/FF/FF/FF/FF/FF/FFF_AFF_B對(duì)于非關(guān)鍵路徑采用低電源電壓降低電源電壓舉例第14頁(yè)/共21頁(yè)2021-9-2小振幅數(shù)據(jù)通路技術(shù) 數(shù)據(jù)通路信號(hào)的振幅減低 在數(shù)據(jù)表現(xiàn)形式上下功夫，減少信號(hào)的遷移幾率 在不變更系統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，采用專用數(shù)據(jù)通路(LVDS)， 以減少電路規(guī)模低電壓差分信號(hào)降低電源電壓舉例第15頁(yè)/共21頁(yè)2021-9-2降低開(kāi)關(guān)活動(dòng)性舉例設(shè)計(jì)時(shí)，使各支路的延時(shí)盡可能平衡第16頁(yè)/共21頁(yè)2021-9-2第17頁(yè)/共21頁(yè)2021-9-2CMOS靜態(tài)邏輯門的小結(jié) MOS反相器的靜態(tài)特性u(píng) 邏輯門的輸入輸出電平u 邏輯門的噪聲容限u 邏輯門的邏輯閾值 MOS反相器的動(dòng)態(tài)特性u(píng)