Verilog流水燈實(shí)驗(yàn)報(bào)告(共6頁(yè))

1、流水燈實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)二 流水燈一、 實(shí)驗(yàn)?zāi)康膶W(xué)會(huì)編寫一個(gè)簡(jiǎn)單的流水燈程序并掌握分頻的方法。熟悉Modelsim仿真軟件的使用。二、 實(shí)驗(yàn)要求用Quartus編寫流水燈程序，在Modelsim軟件中進(jìn)行仿真。三、 實(shí)驗(yàn)儀器和設(shè)備1、 硬件：計(jì)算機(jī)2、 軟件：Quartus、Modelsim、（UE）四、 實(shí)驗(yàn)內(nèi)容1、 將時(shí)鐘周期進(jìn)行分頻。2、 編寫Verilog程序?qū)崿F(xiàn)LED等依次亮滅，用Modelsim進(jìn)行仿真，繪制波形圖。五、 實(shí)驗(yàn)設(shè)計(jì)（一）分頻原理已知時(shí)鐘周期f為50MHz，周期T為1/f，即20ns。若想得到四分頻計(jì)數(shù)器，即周期為80ns的時(shí)鐘，需要把時(shí)鐘進(jìn)行分頻。即每四個(gè)時(shí)鐘周期合并為一

2、個(gè)周期。原理圖如圖1所示。圖1 四分頻原理圖（二）流水燈設(shè)計(jì)思路1、實(shí)現(xiàn)4盞LED燈依次隔1s亮滅，即周期為1s；2、計(jì)算出頻率f為1/T=1Hz；3、設(shè)置計(jì)數(shù)器cnt，當(dāng)檢測(cè)到clk上升沿時(shí)開(kāi)始計(jì)數(shù)，當(dāng)cnt計(jì)數(shù)到24_999_999時(shí)，clk_4跳變?yōu)?，LED燈亮起，當(dāng)cnt計(jì)數(shù)49_999_999時(shí)，clk_4置0，LED燈熄滅。4、給LED賦初值4b0001，第一盞燈亮。5、利用位拼接，實(shí)現(xiàn)循環(huán)。（三）設(shè)計(jì)框圖圖2 設(shè)計(jì)基本框圖（四）位拼接的用法若輸入a=4b1010，b=3b101，c=4b0101，想要使輸出d=5b10001用位拼接，符號(hào)“ ”：d=b2:1,c1,a2:1即把

3、b的低12位10，c的低1位0，a的低12位01拼接起來(lái)，得到10 0 01。流水燈4b00014b00104b01004b1000相當(dāng)于把低三位左移，并最高位放在最低位。用位拼接可寫為：led=led2:0, led3; 低三位 最高位六、 實(shí)驗(yàn)方法和步驟（一）時(shí)鐘分頻1、 編寫分頻程序。2、 編寫測(cè)試程序。3、 進(jìn)行仿真，波形如圖3所示。圖3 分頻仿真結(jié)果（二）流水燈1、編寫分頻程序。3、 編寫測(cè)試程序。3、進(jìn)行仿真，為了節(jié)約時(shí)間和方便觀察波形，將計(jì)數(shù)器值分別改為24、49跳轉(zhuǎn)。波形如圖4所示。圖4流水燈仿真結(jié)果七、 實(shí)驗(yàn)參考程序（一） 時(shí)鐘分頻1、程序文件module div_clk(/

4、模塊名與文件名一致。定義端口列表，inputwireclk,/輸入線型inputwirerst_n,output regclk_4/輸出定義為寄存器型);reg3:0cnt;/中括號(hào)定義位寬，定義中間變量cntalways(posedge clk)if(rst_n=0)cnt=0;/復(fù)位為0，計(jì)數(shù)器也為0else if(cnt=3)/當(dāng)計(jì)數(shù)器=3時(shí)清零（可用else if）cnt=0;elsecnt=cnt+1;/計(jì)數(shù)器自加1always(posedge clk)if(rst_n=0)clk_4=0;/復(fù)位為0.clk_4為0else if(cnt=1)clk_4=1;/當(dāng)計(jì)數(shù)器為1時(shí)，時(shí)鐘跳

5、變?yōu)?else if(cnt=3)clk_4=0;/當(dāng)計(jì)數(shù)器為3時(shí)，時(shí)鐘跳變?yōu)?endmodule2、測(cè)試文件timescale1ns/1nsmodule tb_div_clk();regclk;regrst_n;wire clk_4;initialbeginclk=0;rst_n=0;#100rst_n=1;endalways#5clk=clk;div_clk div_clk_inst(.clk(clk),.rst_n(rst_n),.clk_4(clk_4);endmodule（二） 流水燈1、 程序文件module LSD(/模塊名與文件名一致。定義端口列表，inputwireclk,/

6、輸入線型inputwirerst_n,outputreg3:0led);reg25:0cnt;/中括號(hào)定義位寬，定義中間變量cntregclk_4;always(posedge clk)if(rst_n=0)cnt=0;/復(fù)位為0，計(jì)數(shù)器也為0else if(cnt=49_999_999)/當(dāng)計(jì)數(shù)器=49999999時(shí)清零（可用else if）cnt=0;elsecnt=cnt+1;/計(jì)數(shù)器自加1always(posedge clk or negedge clk)/異步復(fù)位if(rst_n=0)clk_4=0;/復(fù)位為0.clk_4為0else if(cnt=24_999_999)clk_4=

7、1;/當(dāng)計(jì)數(shù)器為24999999時(shí)，時(shí)鐘跳變?yōu)?else if(cnt=49_999_999)clk_4=0;/當(dāng)計(jì)數(shù)器為49999999時(shí)，時(shí)鐘跳變?yōu)?elseclk_4=clk_4;always(posedge clk_4 or negedge clk_4)if(rst_n=0)led=4b0001;elseled=led2:0,led3;/位拼接endmodule2、 測(cè)試文件timescale1ns/1nsmodule LSD();regclk;regrst_n;regcnt;wire led;initialbeginclk=0;rst_n=0;#100rst_n=1;endalways#5clk=clk;LSD LSD_inst(.clk(clk),.rst_n(rst_n),.led(led);endmodule八、 實(shí)驗(yàn)小結(jié)1、 做實(shí)驗(yàn)要養(yǎng)成良好的習(xí)慣，每次做實(shí)驗(yàn)時(shí)，都要建立一個(gè)新的文件夾存放實(shí)驗(yàn)所需的程序文件，為仿真時(shí)添加文件做準(zhǔn)備，也方便以后的查找和使用。2、 寫程序前要想清楚電路實(shí)現(xiàn)原理，根據(jù)所學(xué)數(shù)電知識(shí)對(duì)各個(gè)元器件進(jìn)行控制。3、 寫程序時(shí)注意排版美觀整潔，同時(shí)注意添加注釋。4、 注意程序中模塊名要和文件名一致，否則程序報(bào)錯(cuò)，無(wú)法編譯通過(guò)。5、 仿真時(shí)，可以選擇不同的進(jìn)制。在想要更改的地方右鍵，選擇【Radix】，其中【Binary】為二進(jìn)制。如圖