VHDL設(shè)計(jì)初步計(jì)數(shù)器PPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1VHDL設(shè)計(jì)初步計(jì)數(shù)器設(shè)計(jì)初步計(jì)數(shù)器第1頁/共43頁3.2.1 D觸發(fā)器的觸發(fā)器的VHDL描述描述 第2頁/共43頁3.2.1 D觸發(fā)器的觸發(fā)器的VHDL描述描述 1. 上升沿檢測表達(dá)式和信號(hào)屬性函數(shù)上升沿檢測表達(dá)式和信號(hào)屬性函數(shù)EVENT 2. 不完整條件語句與時(shí)序電路不完整條件語句與時(shí)序電路 表示當(dāng)信號(hào)發(fā)生變化的時(shí)刻IF 條件表達(dá)式 語句 沒有ELSE （保持） END IF第3頁/共43頁3.2.2 VHDL實(shí)現(xiàn)時(shí)序電路的不同表述實(shí)現(xiàn)時(shí)序電路的不同表述 第4頁/共43頁3.2.2 VHDL實(shí)現(xiàn)時(shí)序電路的不同表述實(shí)現(xiàn)時(shí)序電路的不同表述 第5頁/共43頁第6頁/共43頁第7頁/共43

2、頁3.3.1 4位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì) Buffer 只接收內(nèi)部信號(hào)，不接收外部信號(hào)，兼有只接收內(nèi)部信號(hào)，不接收外部信號(hào)，兼有out功能功能 Out類型端口只能輸出，不能與內(nèi)部信號(hào)運(yùn)算類型端口只能輸出，不能與內(nèi)部信號(hào)運(yùn)算 3.3.2 整數(shù)類型整數(shù)類型 第8頁/共43頁第9頁/共43頁3.3.3 計(jì)數(shù)器的其他計(jì)數(shù)器的其他VHDL表達(dá)方式表達(dá)方式 第10頁/共43頁第11頁/共43頁第12頁/共43頁對(duì)應(yīng)的引腳給出相應(yīng)的編碼，即可發(fā)光。以共陰極數(shù)碼管為例，如右圖所示。第13頁/共43頁第14頁/共43頁第15頁/共43頁第16頁/共43頁第17頁/共43頁RSTENCLKCQ

3、(3)COUTCQ(2)CQ(1)CQ(0)CNT10帶有異步復(fù)位同步使能的十進(jìn)制加法計(jì)數(shù)器第18頁/共43頁3.3.3 計(jì)數(shù)器的其他計(jì)數(shù)器的其他VHDL表達(dá)方式表達(dá)方式 接下頁接下頁第19頁/共43頁接上頁接上頁第20頁/共43頁3.3.3 計(jì)數(shù)器的其他計(jì)數(shù)器的其他VHDL表達(dá)方式表達(dá)方式 1. 十進(jìn)制計(jì)數(shù)器相關(guān)語法十進(jìn)制計(jì)數(shù)器相關(guān)語法 第21頁/共43頁3.3.3 計(jì)數(shù)器的其他計(jì)數(shù)器的其他VHDL表達(dá)方式表達(dá)方式 2. 程序分析程序分析第22頁/共43頁3.3.3 計(jì)數(shù)器的其他計(jì)數(shù)器的其他VHDL表達(dá)方式表達(dá)方式 2. 程序分析程序分析第23頁/共43頁3.3.3 計(jì)數(shù)器的其他計(jì)數(shù)器的其他

4、VHDL表達(dá)方式表達(dá)方式 3. 時(shí)序模塊中的同步控制信號(hào)和異步控制信號(hào)的構(gòu)建時(shí)序模塊中的同步控制信號(hào)和異步控制信號(hào)的構(gòu)建 4. 另一種描述方式另一種描述方式 第24頁/共43頁3.3.3 計(jì)數(shù)器的其他計(jì)數(shù)器的其他VHDL表達(dá)方式表達(dá)方式 3. 時(shí)序模塊中的同步控制信號(hào)和異步控制信號(hào)的構(gòu)建時(shí)序模塊中的同步控制信號(hào)和異步控制信號(hào)的構(gòu)建 4. 另一種描述方式另一種描述方式 第25頁/共43頁3-1 畫出與以下實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：畫出與以下實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：第26頁/共43頁3-2 圖圖3-16所示的是所示的是4選選1多路選擇器，試分別用多路選擇器，試分別用IF_THEN語句、語

5、句、WHEN_ELSE和和CASE語句的表達(dá)方式寫出此電路的語句的表達(dá)方式寫出此電路的VHDL程序，要程序，要求選擇控制信號(hào)求選擇控制信號(hào)s1和和s0的數(shù)據(jù)類型為的數(shù)據(jù)類型為STD_LOGIC；當(dāng)；當(dāng)s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和和s1=1，s0=1時(shí)，分別執(zhí)行時(shí)，分別執(zhí)行y=a、y=b、y=c、y=d。 第27頁/共43頁3-3圖圖3-17所示的是雙所示的是雙2選選1多路選擇器構(gòu)成的電路多路選擇器構(gòu)成的電路MUXK，對(duì)于其中，對(duì)于其中MUX21A，當(dāng)，當(dāng)s=0和和s=1時(shí)，分別有時(shí)，分別有y=a和和y=b。試在一個(gè)結(jié)構(gòu)。試在一個(gè)結(jié)構(gòu)體中用兩個(gè)進(jìn)程來表達(dá)此電路，每

6、個(gè)進(jìn)程中用體中用兩個(gè)進(jìn)程來表達(dá)此電路，每個(gè)進(jìn)程中用CASE語句描述一個(gè)語句描述一個(gè)2選選1多路選擇器多路選擇器MUX21A。第28頁/共43頁3-4 將將3-20程序的計(jì)數(shù)器改為程序的計(jì)數(shù)器改為12進(jìn)制計(jì)數(shù)器，程序用例進(jìn)制計(jì)數(shù)器，程序用例3-21的方式表的方式表述，并且將復(fù)位述，并且將復(fù)位RST改為同步清改為同步清0控制，加載信號(hào)控制，加載信號(hào)LOAD改為異步控制改為異步控制方式。討論例方式。討論例3-20與例與例3-21的異同點(diǎn)。的異同點(diǎn)。3-5 設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。位二進(jìn)制加減可控計(jì)數(shù)器。3-6 圖圖3-18是一個(gè)含有上升沿觸

7、發(fā)的是一個(gè)含有上升沿觸發(fā)的D觸發(fā)器的時(shí)序電路，試寫出此觸發(fā)器的時(shí)序電路，試寫出此電路的電路的VHDL設(shè)計(jì)文件。設(shè)計(jì)文件。 第29頁/共43頁3-7 給出給出1位全減器的位全減器的VHDL描述。要求：描述。要求：（1）首先設(shè)計(jì)）首先設(shè)計(jì)1位半減器，然后用例化語句將它們連接起來，圖位半減器，然后用例化語句將它們連接起來，圖3-19中中h_ suber是半減器，是半減器，diff是輸出差，是輸出差，s _out是借位輸出，是借位輸出，sub _in是是借位輸入。借位輸入。（2）根據(jù)圖）根據(jù)圖3-19設(shè)計(jì)設(shè)計(jì)1位全減器。以位全減器。以1位全減器為基本硬件，構(gòu)成串位全減器為基本硬件，構(gòu)成串行借位的行借位

8、的8位減法器，要求用例化語句來完成此項(xiàng)設(shè)計(jì)（減法運(yùn)算是位減法器，要求用例化語句來完成此項(xiàng)設(shè)計(jì)（減法運(yùn)算是 x y sun _in = diffr）。）。 第30頁/共43頁3-8 給出一個(gè)給出一個(gè)4選選1多路選擇器的多路選擇器的VHDL描述。選通控制端有描述。選通控制端有4個(gè)輸入：個(gè)輸入：S0、S1、S2、S3。當(dāng)且僅當(dāng)。當(dāng)且僅當(dāng)S0=0時(shí)：時(shí)：Y=A；S1=0時(shí)：時(shí)：Y=B；S2=0時(shí)：時(shí)：Y=C；S3=0時(shí)：時(shí)：Y=D。3-9 分頻方法有多種，最簡單的是二分頻和偶數(shù)分頻甚至奇數(shù)分頻，這分頻方法有多種，最簡單的是二分頻和偶數(shù)分頻甚至奇數(shù)分頻，這用觸發(fā)器或指定計(jì)數(shù)模的計(jì)數(shù)器即可辦到。但對(duì)于現(xiàn)場

9、實(shí)現(xiàn)指定分頻比用觸發(fā)器或指定計(jì)數(shù)模的計(jì)數(shù)器即可辦到。但對(duì)于現(xiàn)場實(shí)現(xiàn)指定分頻比或小數(shù)分頻率的分頻電路的設(shè)計(jì)就不是很簡單了。或小數(shù)分頻率的分頻電路的設(shè)計(jì)就不是很簡單了。試對(duì)例試對(duì)例3-20的設(shè)計(jì)稍作修改，將其進(jìn)位輸出的設(shè)計(jì)稍作修改，將其進(jìn)位輸出COUT與異步加載控制與異步加載控制LOAD連在一起，構(gòu)成一個(gè)自動(dòng)加載型連在一起，構(gòu)成一個(gè)自動(dòng)加載型16位二進(jìn)制數(shù)計(jì)數(shù)器，也即一個(gè)位二進(jìn)制數(shù)計(jì)數(shù)器，也即一個(gè)16位可控的分頻器，給出其位可控的分頻器，給出其VHDL表述，并說明工作原理。設(shè)輸入頻率表述，并說明工作原理。設(shè)輸入頻率fi=4MHz，輸出頻率，輸出頻率fo=516.51Hz（允許誤差（允許誤差0.1H

10、z），），16位加載數(shù)位加載數(shù)值值=？。？。3-10 用用VHDL設(shè)計(jì)一個(gè)功能類似設(shè)計(jì)一個(gè)功能類似74LS160的計(jì)數(shù)器。的計(jì)數(shù)器。3-11 給出含有異步清零和計(jì)數(shù)使能的給出含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器的位二進(jìn)制加減可控計(jì)數(shù)器的VHDL描述。描述。 第31頁/共43頁3-12 分別給出以下分別給出以下2個(gè)個(gè)RTL圖的圖的VHDL描述，注意其中的描述，注意其中的D觸發(fā)器和鎖觸發(fā)器和鎖存器的表述。存器的表述。 第32頁/共43頁第33頁/共43頁第34頁/共43頁I/O口口引腳引腳引腳資源引腳資源clk時(shí)鐘PIN_8022.184M晶振F_IN待測頻率PIN_18350M晶振COUT溢出 PIN_103LED管 H0H6十位顯示PIN_170 172 173 174 175 1