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1、基于FPGA的數(shù)字鐘設(shè)計(jì) 學(xué)院:電子信息工程學(xué)院 專業(yè):電子設(shè)計(jì)自動(dòng)化 班級(jí):1班 姓名:XXX 學(xué)號(hào):XXX摘 要 伴隨著集成電路技術(shù)的發(fā)展, 電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)逐漸成為數(shù)字電路設(shè)計(jì)的重要手段。 基于FPGA的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入,使得EDA技術(shù)在電子信息,通信,自動(dòng)控制,計(jì)算機(jī)等領(lǐng)域的重要性日益突出。 本設(shè)計(jì)給出了一種基于FPGA的多功能數(shù)字鐘方法,采用EDA作為開發(fā)工具,VHDL語言和圖形輸入為硬件描述語言,QuartusII作為運(yùn)行程序的平臺(tái),編寫的程序經(jīng)過調(diào)試運(yùn)行,波形仿真驗(yàn)證,下載到EDA實(shí)驗(yàn)箱的FPGA芯片,實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。系統(tǒng)主芯片采用Cyclone
2、II系列EP2C35F672C8。采用自頂向下的設(shè)計(jì)思想,將系統(tǒng)分為五個(gè)模塊:分頻模塊、計(jì)時(shí)模塊、報(bào)時(shí)模塊、顯示模塊、頂層模塊。用VHDL語言實(shí)現(xiàn)各個(gè)功能模塊, 圖形輸入法生成頂層模塊. 最后用QuartusII軟件進(jìn)行功能仿真, 驗(yàn)證數(shù)字鐘設(shè)計(jì)的正確性。測(cè)試結(jié)果表明本設(shè)計(jì)實(shí)現(xiàn)了一個(gè)多功能的數(shù)字鐘功能,具有時(shí)、分、秒計(jì)時(shí)顯示功能,以24小時(shí)循環(huán)計(jì)時(shí);具有校正小時(shí)和分鐘的功能;以及清零,整點(diǎn)報(bào)時(shí)功能。關(guān)鍵詞:EDA技術(shù);FPGA;數(shù)字鐘;VHDL語言;自頂向下Abstract Accompanied by the development of integrated circuit technol
3、ogy, electronic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of application fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, co
4、mputer, etc. have become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using EDA as a development tool, VHDL language and graphical input hardware description language, the QuartusII as a platform for running the program, written procedures debugging and runnin
5、g, the waveform simulation downloaded to the FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdwn design ideas, the system is divided into five modules: frequency module, timing module, timer module, display module, the top-level module. With VH
6、DL various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digital clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; h
7、as a school, cleared, and the whole point timekeeping functions.Key words: EDA technology; FPGA; VHDL language; top-down; digital clock目錄 1 緒論41.1 研究背景41.2 研究目的51.3 研究方法和內(nèi)容52 本軟件開發(fā)環(huán)境52.1 FPGA簡(jiǎn)介52.1 .1 FPGA概述62.1.2 FPGA基本結(jié)構(gòu)6圖2-1 CLB基本結(jié)構(gòu)82.1.3 FPGA系統(tǒng)設(shè)計(jì)流程82.1.4 FPGA開發(fā)編程原理102.2 QuartusII設(shè)計(jì)平臺(tái)102.2.1 軟件開發(fā)
8、環(huán)境及基本流程102.2.2 軟件的具體設(shè)計(jì)流程113總體設(shè)計(jì)方案123.1 數(shù)字鐘的硬件構(gòu)成原理123.2 軟件設(shè)計(jì)的功能框圖和流程框圖134 軟件設(shè)計(jì)與功能實(shí)現(xiàn)154.1 分頻模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn)154.2 計(jì)時(shí)校時(shí)模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn)164.3 整點(diǎn)報(bào)時(shí)模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn)174.4 掃描譯碼顯示模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn)174.5 頂層模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn)185 系統(tǒng)功能調(diào)試及分析186 結(jié)論及展望196.1 結(jié)論196.2 展望20參考文獻(xiàn)22附錄23基于FPGA的數(shù)字鐘設(shè)計(jì)1 緒論 現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用,而且是產(chǎn)品的性能越來越強(qiáng),復(fù)雜程度越來越高,
9、更新步伐越來越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表,而后者的代表就是電子設(shè)計(jì)自動(dòng)化(electronic design automatic,EDA)技術(shù)。 ASIC是專用的系統(tǒng)集成電路,是一種帶有邏輯處理的加速處理器。而FPGA是特殊的ASIC芯片,與其他的ASIC芯片相比,它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)。本設(shè)計(jì)采用的VHDL語言是一種全方位的硬件描述語言,具有極強(qiáng)的描述能力,能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)三個(gè)不同層次的設(shè)計(jì);支持結(jié)構(gòu)
10、、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強(qiáng),因此在實(shí)際應(yīng)用中越來越廣泛。數(shù)字化的鐘表給人們帶來了極大的方便。近些年,隨著科技的發(fā)展和社會(huì)的進(jìn)步,人們對(duì)數(shù)字鐘的要求也越來越高,傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化,有電子鬧鐘、數(shù)字鬧鐘等等。而基于FPGA的數(shù)字鐘設(shè)計(jì)能極大的擴(kuò)展其功能。1.1 研究背景當(dāng)今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)??删幊踢壿嬈骷?,使產(chǎn)品的性能提高,體積縮小,功耗降低。同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù),提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力,縮短研發(fā)周期
11、。EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求,吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 EDA是電子設(shè)計(jì)自動(dòng)化(Elcctronic Design Automation)的縮寫,是90年代初從CAD(計(jì)算機(jī)輔助設(shè)備),CAM(計(jì)算機(jī)輔助制造),CAT(計(jì)算機(jī)輔助測(cè)試)和CAE(計(jì)算機(jī)輔助工程)的概念發(fā)展而來的。EDA技術(shù)是以計(jì)算機(jī)為工具,根據(jù)硬件描述語言VHDL完成設(shè)計(jì)文件,自動(dòng)的完成邏輯編譯,化簡(jiǎn),分割,綜合及優(yōu)化,布局布線,仿真以及對(duì)特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個(gè)特殊的軟件包,即綜合器和適配器, 綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)
12、系統(tǒng)項(xiàng)目的VHDL原理圖或狀態(tài)圖形描述,針對(duì)給定的硬件系統(tǒng)組件,進(jìn)行編譯,優(yōu)化,轉(zhuǎn)換和綜合,最終獲得我們將實(shí)現(xiàn)的功能的描述文件。綜合器在工作前,必須給定要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù),它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來,也就是說綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過程就是將電路的高級(jí)語言描述轉(zhuǎn)換成低級(jí)的,可與目標(biāo)器件CPLD相映射的網(wǎng)表文件。適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置與指定的目標(biāo)器件中,產(chǎn)生最終的下載文件。適配器所選的目標(biāo)器件(CPLD芯片)必須包含于在綜合器中已指定的目標(biāo)器件系列。本次數(shù)字鐘設(shè)計(jì)利用VHDL硬件描述語言和圖形輸入相結(jié)合的編程方式,并通過可編
13、程邏輯器件FPGA進(jìn)行硬件設(shè)計(jì),用LED數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn),如單片機(jī)等。利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn),它具有成功率高,理論與實(shí)踐結(jié)合緊密,體積小,容量大,I/O口豐富,易編程和加密等特點(diǎn),并且它還具有開放的界面,豐富的設(shè)計(jì)庫,模塊化的工具等優(yōu)良性能,應(yīng)用非常方便。因此,本設(shè)計(jì)采用可編程邏輯器件FPGA來實(shí)現(xiàn)。1.2 研究目的現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。新產(chǎn)品、新技術(shù)層出不窮,電子技術(shù)的發(fā)展更是日新月異??梢哉f,電子技術(shù)的應(yīng)用無處不在,電子技術(shù)正在不斷地改變我們的生活,改變著我們的世界。鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便,而且大大地?cái)U(kuò)展了鐘表原先
14、的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備,甚至各種定時(shí)電氣的自動(dòng)啟用等,所有這些,都是以鐘表數(shù)字化為基礎(chǔ)的。因此,研究數(shù)字鐘及擴(kuò)大其應(yīng)用,有著非常現(xiàn)實(shí)的意義。1.3 研究方法和內(nèi)容本設(shè)計(jì)主要研究基于FPGA的數(shù)字鐘,采用EDA作為開發(fā)工具,VHDL語言和圖形輸入為硬件描述語言,采用自頂向下的設(shè)計(jì)思想,QuartusII軟件作為運(yùn)行程序的平臺(tái)。設(shè)計(jì)的數(shù)字鐘時(shí)間以24小時(shí)為一個(gè)周期,用LED數(shù)碼管動(dòng)態(tài)顯示時(shí)、分、秒。具有清零和整點(diǎn)報(bào)時(shí)功能,可以對(duì)小時(shí),分鐘進(jìn)行單獨(dú)校對(duì),使其校正到標(biāo)準(zhǔn)時(shí)間。校對(duì)時(shí)間由按鍵進(jìn)行控制,為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確,須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)
15、并經(jīng)分頻得到。2.本軟件開發(fā)環(huán)境 2.1 FPGA簡(jiǎn)介 2.1.1 FPGA概述 FPGA是現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array)的簡(jiǎn)稱,與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件(Complex Programmable Logic Device)的簡(jiǎn)稱,兩者的功能基本相同,只是實(shí)現(xiàn)原理略有不同,有時(shí)可以忽略這兩者的區(qū)別,統(tǒng)稱為可編程邏輯器件CPLD/FPGA。CPLD/FPGA幾乎能完成任何數(shù)字器件的功能,上至高性能CPU,下至簡(jiǎn)單的74電路。它如同一張白紙或是一堆積木,工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真可以
16、事先驗(yàn)證設(shè)計(jì)的正確性,在PCB完成以后,利用CPLD/FPGA的在線修改功能,隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用CPLD/FPGA開發(fā)數(shù)字電路,可以大大縮短設(shè)計(jì)時(shí)間,減少PCB面積,提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使得CPLD/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展,同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語言VHDL的進(jìn)步。2.1.2 FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu),它由邏輯功能塊排成陣列,并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。這3種可編程電路是:可編程邏輯模塊(CLB-C
17、onfigurable Logic Block)、輸入/輸出模塊(IOB-I/O Block)和互連資源(IRInterconnect Resource)??删幊踢壿嬆KCLB是實(shí)現(xiàn)邏輯功能的基本單元,它們通常規(guī)則的排列成一個(gè)陣列,散布于整個(gè)芯片;可編程輸入/輸出模塊(IOB)主要完成芯片上的邏輯與外部封裝腳的接口,它通常排列在芯片的四周;可編程互連資源包括各種長(zhǎng)度的連接線段和一些可編程連接開關(guān),它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來,構(gòu)成特定功能的電路。1. CLB是FPGA的主要組成部分。圖1是CLB基本結(jié)構(gòu)框圖,它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成
18、。CLB中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H,相應(yīng)的輸出是G、F和H。G有4個(gè)輸入變量G1、G2、G3和G4;F也有4個(gè)輸入變量F1、F2、F3和F4。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的,均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個(gè)輸入信號(hào);前兩個(gè)是函數(shù)發(fā)生器的輸出G和F,而另一個(gè)輸入信號(hào)是來自信號(hào)變換電路的輸出H1。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這3個(gè)函數(shù)發(fā)生器結(jié)合起來,可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器(四選一、二選一等),通過對(duì)CLB內(nèi)部數(shù)據(jù)選擇器的編程,邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y,并用來選擇觸發(fā)器的
19、激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供,從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu),其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼,通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另外,邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲(chǔ)器使用,它由信號(hào)變換電路控制。2. 輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個(gè)IOB控制一個(gè)引腳,它們可被配置為輸入、輸出或雙向I/O功能。當(dāng)IOB控制
20、的引腳被定義為輸入時(shí),通過該引腳的輸入信號(hào)先送入輸入緩沖器。緩沖器的輸出分成兩路:一路可以直接送到MUX,另一路延時(shí)幾個(gè)納秒(或者沒有延時(shí))后送到輸入通路D觸發(fā)器,再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息,確定送至CLB陣列的I1和I2是來自輸入緩沖器,還是來自觸發(fā)器。當(dāng)IOB控制的引腳被定義為輸出時(shí),CLB陣列的輸出信號(hào)OUT也可以有兩條傳輸途徑:一條是直接經(jīng)MUX送至輸出緩沖器,另一條是先存入輸出通路D觸發(fā)器,再送至輸出緩沖器。IOB輸出端配有兩只MOS管,它們的柵極均可編程,使MOS管導(dǎo)通或截止,分別經(jīng)上拉電阻接通VCC、地線或者不接通,用以改善輸出波形和負(fù)載能力。3. 可編
21、程互連資源IR??删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來,構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成,這些金屬線段帶有可編程開關(guān),通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接。CLBCLBCLBCLBCLBBCLBCLBCLBCLB矩CLBCLBCLB塊CLBCLBBCLBCLBCLBCLBCLBCLB 可編程開關(guān)矩 輸入輸出模塊互連資源圖2-1 CLB基本結(jié)構(gòu)2.1.3 FPGA系統(tǒng)設(shè)計(jì)流程一般說來,一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法:分為幾個(gè)較大的模塊,定義好各功能模塊之間的接口,然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn),這就是自頂向下的設(shè)計(jì)方法。
22、目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征,可以不涉及實(shí)現(xiàn)工藝,因此還可以在廠家綜合庫的支持下,利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換為針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表,使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖2.2所示。流程說明:1.工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。2.輸入VHDL代碼,這是設(shè)計(jì)中最為普遍的輸入方式。此外,還可以采用圖形輸入方式,這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。3.將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。4.進(jìn)行代碼級(jí)的功能仿真,主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用于大型設(shè)計(jì),因?yàn)閷?duì)于大型設(shè)計(jì)來說,在綜合前對(duì)
23、源代碼仿真,就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下,這一仿真步驟可略去。5.利用綜合器對(duì)VHDL源代碼進(jìn)行綜合優(yōu)化處理,生成門級(jí)描述的網(wǎng)絡(luò)表文件,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的,所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。6.利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真,仿真過程不涉及具體器件的硬件特性,是較為粗略的。一般的設(shè)計(jì),也可略去這一步驟。7.利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作,包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。8.在適配完成后,產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果:a.適配報(bào)告,包
24、括芯片內(nèi)部資源利用情況,設(shè)計(jì)的布爾方程描述情況等;b.適配后的仿真模型;c.器件編程文件。根據(jù)適配后的仿真模型,可以進(jìn)行適配后時(shí)序仿真,因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性(如時(shí)延特性),所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求,就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件,直至滿足設(shè)計(jì)要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。圖2-2 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程系統(tǒng)劃分編譯器代碼級(jí)功能仿真綜合器適配前時(shí)序仿真適配器CPLD/FPGA實(shí)現(xiàn)適配后仿真模型適配后時(shí)序仿真適配報(bào)告ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入
25、仿真綜合庫器件編程文件2.1.4 FPGA開發(fā)編程原理硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素,確定最佳的實(shí)現(xiàn)方案,畫出系統(tǒng)框圖,選擇芯片,設(shè)計(jì)PCB并最終形成樣機(jī)。CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊:編程語言和編程工具。編程語言主要是VHDL硬件描述語言;編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件QuartusII以及第三方工具。具體的設(shè)計(jì)輸入方式有以下幾種:1.VHDL語言。VHDL既可以描述底層設(shè)計(jì),也可以描述頂層的設(shè)計(jì),但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。
26、2.圖形方式??梢苑譃殡娐吩韴D描述,狀態(tài)機(jī)描述和波形描述3種形式。電路原理圖方式描述比較直觀和高效,對(duì)綜合軟件的要求不高。一般大都使用成熟的IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路,整體放到一片可編程邏輯器件的內(nèi)部去,其硬件工作速度和芯片利用率很高,但是當(dāng)項(xiàng)目很大時(shí),該方法就顯得有些繁瑣;狀態(tài)機(jī)描述主要用來設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。在圖形的方式下定義好各個(gè)工作狀態(tài),然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出,最后生成HDL語言描述,送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機(jī)到HDL語言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式,所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟
27、件;波形描述方式是基于真值表的一種圖形輸入方式,直接描述輸入與輸出的波形關(guān)系。2.2 QuartusII設(shè)計(jì)平臺(tái)2.2.1 軟件開發(fā)環(huán)境及基本流程本設(shè)計(jì)所用軟件主要是QuartusII,在此對(duì)它做一些介紹。QuartusII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境,Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。QuartusII提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境,使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Altera公司的QuartusII 開發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良,并自帶編譯、仿真功能。QuartusII軟件完全支持VHDL設(shè)計(jì)流程,其內(nèi)部嵌有VHDL邏輯
28、綜合器。QuartusII 也可以利用第三方的綜合工具,如FPGA Compiler II,并能直接調(diào)用這些工具。同樣,QuartusII具備仿真功能,同時(shí)也支持第三方的仿真工具。此外,QuartusII與MATLAB和DSP Builder結(jié)合,可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā),是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA技術(shù)。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊、EDA網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。可以通過選擇Start Compilation來運(yùn)行所有的編譯器模塊,也可以通過選擇Start單獨(dú)運(yùn)行各個(gè)模塊。在Comp
29、iler Tool窗口中,可以打開該模塊的設(shè)置文件或報(bào)告文件,或者打開其它相關(guān)窗口。在設(shè)計(jì)輸入之后,QuartusII的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。QuartusII擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器,用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。在進(jìn)行編譯后,可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。在仿真前,需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件。編譯和仿真檢測(cè)無誤后,便可將下載信息通過QuartusII提供的編程器下載入目標(biāo)器件中了。2.2.2 軟件的具體設(shè)計(jì)流程1.建立工作庫文件夾和編輯設(shè)計(jì)文件首先建立工作庫目錄,以便存儲(chǔ)工程項(xiàng)目設(shè)計(jì)文件。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程(Project),都必須首先為此工程建立一個(gè)放置與此工程
30、相關(guān)的所有設(shè)計(jì)文件的文件夾。此文件夾將被EDA軟件默認(rèn)為工作庫。一般來說,不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中,而同一工程的所有文件都必須放在同一文件夾中。2.創(chuàng)建工程使用New Project Wizard可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計(jì)實(shí)體的名稱,還可以指定要在工程中使用的設(shè)計(jì)文件、其它源文件、用戶庫和EDA工具,以及目標(biāo)器件系列和具體器件等。3.編譯前設(shè)置在對(duì)工程進(jìn)行編譯處理前,必須做好必要的設(shè)置。步驟如下:a.選擇FPGA目標(biāo)芯片b.選擇配置器件的工作方式c.選擇配置器件和編程方式d.選擇輸出設(shè)置e.選擇目標(biāo)器件閑置引腳的狀態(tài)4.全程編譯QuartusII編譯器是
31、由一系列處理模塊構(gòu)成的,這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置,以及時(shí)序分析。在這一過程中,將設(shè)計(jì)項(xiàng)目適配到FPGA目標(biāo)器中,同時(shí)產(chǎn)生多種用途的輸出文件。編譯器首先檢查出工程設(shè)計(jì)文件中可能的錯(cuò)誤信息,供設(shè)計(jì)者排除。然后產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件。如果編譯成功,可以見到工程管理窗口左上角顯示了工程(例如工程div)的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù);在此欄下是編譯處理流程,包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等;最下欄是編譯處理信息;中欄式編譯報(bào)告項(xiàng)目選擇菜單,單擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。5.時(shí)序和功能仿真
32、工程編譯通過后,必須建立VWF文件對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試,以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求??梢宰约涸O(shè)置輸入信號(hào),再由功能仿真出輸出信號(hào)。這能在軟件上實(shí)現(xiàn)硬件的功能,大大提高了硬件電路調(diào)試成功率。6. 編程下載編程下載指將編程數(shù)據(jù)放到具體的可編程器件中去。如果以上所有的過程都沒有發(fā)現(xiàn)問題,即滿足設(shè)計(jì)要求,就可以將適配器產(chǎn)生的配置/下載文件通過FPGA編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA中。對(duì)FPGA來說就是將數(shù)據(jù)文件“配置”到FPGA中去。3 總體設(shè)計(jì)方案3.1 數(shù)字鐘的硬件構(gòu)成原理數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率(1HZ)進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間一致,故需要
33、在電路上加一個(gè)校時(shí)電路,同時(shí)標(biāo)準(zhǔn)的1HZ時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖3-1所示為數(shù)字鐘的一般構(gòu)成框圖。主要包括晶振電路、復(fù)位電路、按鍵電路、譯碼掃描和顯示電路、報(bào)時(shí)電路。LED數(shù)碼管譯碼電路FPGA 按鍵電路LED數(shù)碼管顯示電路 復(fù)位電路LED數(shù)碼管掃描電路 晶振電路整點(diǎn)報(bào)時(shí)電路 圖3-1 數(shù)字鐘硬件構(gòu)成框圖晶振電路產(chǎn)生穩(wěn)定的10MHZ的高頻脈沖信號(hào),作為數(shù)字鐘的時(shí)間基準(zhǔn),然后經(jīng)過軟件分頻10000次輸出標(biāo)準(zhǔn)秒脈沖1HZ。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位,分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位,小時(shí)計(jì)數(shù)器按照“24翻1”規(guī)律計(jì)數(shù)。計(jì)滿后各計(jì)數(shù)器清零,重新計(jì)數(shù)。計(jì)數(shù)
34、器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計(jì)時(shí)出現(xiàn)誤差時(shí),可以用校時(shí)電路校時(shí)、校分。在控制信號(hào)中除了一般的校時(shí)信號(hào)外,還有時(shí)鐘清零信號(hào),可以使數(shù)字鐘復(fù)位清零??刂菩盘?hào)由3個(gè)按鍵S1、S2、S3輸入,分別實(shí)現(xiàn)校時(shí)、校分、復(fù)位清零功能。掃描譯碼顯示電路由七段譯碼器完成,顯示由8位數(shù)碼管構(gòu)成。3.2 軟件設(shè)計(jì)的功能框圖和流程框圖 軟件設(shè)計(jì)采用模塊化思想和自頂向下的設(shè)計(jì)方法。用VHDL語言分別編寫分頻模塊,計(jì)時(shí)校時(shí)模塊,報(bào)時(shí)模塊和顯示模塊的程序。并將這些設(shè)計(jì)好的工程文件分別生成模塊符號(hào)文件作為自己的功能模塊符號(hào)在頂層調(diào)用。再用圖形輸入的方法設(shè)計(jì)頂層模塊,將模塊符號(hào)文件放置到工作區(qū),進(jìn)行模塊符號(hào)間的連線。編寫好
35、頂層模塊后,進(jìn)行編譯仿真,下載到FPGA芯片,就能在實(shí)驗(yàn)箱上完成數(shù)字鐘的功能。FPGA功能模塊框圖和整個(gè)數(shù)字鐘系統(tǒng)的軟件流程框圖如下。頂 層 模 塊 頂 層 模 塊 頂 層 模 塊 頂 層 模 塊譯碼掃描顯示模塊報(bào)時(shí)模塊計(jì)時(shí)校時(shí)模塊分頻模塊 圖3-2 數(shù)字鐘功能模塊框圖 開始 初始化Y是否有復(fù)位信號(hào)N 數(shù)字鐘清零 數(shù)字鐘計(jì)時(shí)Y 是否有校時(shí)信號(hào)NN 是否整點(diǎn)Y 整點(diǎn)報(bào)時(shí) LED掃描譯碼顯示 結(jié)束3-3 數(shù)字鐘軟件流程框圖4 軟件設(shè)計(jì)與功能實(shí)現(xiàn)4.1 分頻模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn) 晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心,晶振的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度,它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。石
36、英晶體的選頻特性非常好,只有某一頻率點(diǎn)的信號(hào)可以通過它,其它頻率段的信號(hào)均會(huì)被它所衰減,而且,振蕩信號(hào)的頻率與振蕩電路中的R、C元件的數(shù)值無關(guān)。因此,這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。然后再利用分頻電路,將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào),其組成框圖如圖4-1。秒信號(hào)分頻電路石英晶體振蕩電路秒信號(hào)圖4-1 秒信號(hào)產(chǎn)生電路框圖本系統(tǒng)使用的晶振電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的10MHz的方波信號(hào),其輸出至分頻電路。分頻模塊的邏輯框圖如圖4-2所示。經(jīng)分頻后輸出1HZ的標(biāo)準(zhǔn)秒信號(hào)CLK1HZ,用于秒信號(hào),校時(shí)電路和報(bào)時(shí)電路。 圖4-2 分頻模塊的邏輯框圖4.2 計(jì)時(shí)校時(shí)模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn)時(shí)間計(jì)數(shù)模
37、塊由60進(jìn)制的秒計(jì)數(shù),60進(jìn)制的分計(jì)數(shù)和24進(jìn)制的小時(shí)計(jì)數(shù)分別實(shí)現(xiàn)。當(dāng)數(shù)字鐘處于正常計(jì)數(shù)狀態(tài)時(shí),秒計(jì)數(shù)器對(duì)1Hz 的標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù),在其進(jìn)位輸出信號(hào)作為分計(jì)數(shù)器的使能端,而分計(jì)數(shù)器的進(jìn)位輸出信號(hào)又作為時(shí)計(jì)數(shù)器的使能端。數(shù)字鐘除了正常計(jì)時(shí)外,通過兩個(gè)按鍵S1,S2分別實(shí)現(xiàn)對(duì)小時(shí)、分鐘的調(diào)整。這兩個(gè)按鍵的作用,就是用來產(chǎn)生時(shí)計(jì)數(shù)器、分計(jì)數(shù)器的另一路使能信號(hào)按鍵使能信號(hào).由于它們的基準(zhǔn)信號(hào)都是1Hz ,故有按鍵使能信號(hào)時(shí),它們會(huì)迅速增加,達(dá)到調(diào)整時(shí)間的目的。下面給出計(jì)時(shí)校時(shí)模塊的邏輯框圖如圖4-3。 圖4-3 計(jì)時(shí)校時(shí)模塊的邏輯框圖4.3 整點(diǎn)報(bào)時(shí)模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn) 整點(diǎn)報(bào)時(shí)模塊是根據(jù)秒、分
38、的輸出數(shù)值,與程序設(shè)定的時(shí)間作比較,當(dāng)時(shí)間為59 分55 秒、56 秒、57 秒、58 秒、59 秒時(shí),整點(diǎn)報(bào)時(shí)模塊的LED燈控制信號(hào)有輸出,LED燈閃爍。下面給出整點(diǎn)報(bào)時(shí)模塊的邏輯框圖4-4。 圖4-4 整點(diǎn)報(bào)時(shí)模塊的邏輯框圖4.4 掃描譯碼顯示模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn) 動(dòng)態(tài)掃描電路將計(jì)數(shù)器輸出的8421BCD碼轉(zhuǎn)換為數(shù)碼管需要的邏輯狀態(tài),并且輸出數(shù)碼管的片選信號(hào)和位選信號(hào)。所謂動(dòng)態(tài)掃描顯示方式是在顯示某一位LED顯示塊的數(shù)據(jù)的時(shí)候,讓其它位不顯示,然后在顯示下一位的數(shù)據(jù),同時(shí)關(guān)閉其他顯示塊。這樣做可以使每一個(gè)顯示塊顯示與自己相對(duì)應(yīng)的數(shù)據(jù)。只要保證每一位顯示的時(shí)間間隔不要太大,利用人眼的視覺
39、暫留的現(xiàn)象,就可以造成各位數(shù)據(jù)同時(shí)顯示的假象。 顯示譯碼電路,選擇八位七段數(shù)碼管作為顯示單元電路。計(jì)數(shù)器實(shí)現(xiàn)了對(duì)時(shí)間的累計(jì)并以8421BCD碼的形式輸送到動(dòng)態(tài)掃描模塊,由譯碼電路將8421BCD碼轉(zhuǎn)換為七段碼,再由數(shù)碼管顯示出來。下面給出掃描譯碼顯示模塊的邏輯框圖4-5。 圖4-5 掃描譯碼顯示模塊的邏輯框圖4.5 頂層模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn) 將分頻模塊,計(jì)時(shí)校時(shí)模塊,報(bào)時(shí)模塊和顯示模塊創(chuàng)建的符號(hào)文件在新建的頂層模塊圖形編輯文件中調(diào)用,進(jìn)行模塊符號(hào)間的連線,設(shè)置輸入,輸出引腳。編寫好頂層模塊后,進(jìn)行編譯仿真,驗(yàn)證程序的正確性。下面給出頂層模塊的邏輯框圖4-6。 圖4-6 頂層模塊的邏輯框圖5
40、 系統(tǒng)功能調(diào)試及分析本系統(tǒng)只含有FPGA自編程硬件設(shè)計(jì)電路,整個(gè)系統(tǒng)比較簡(jiǎn)單。因此在系統(tǒng)調(diào)試中采用自低向上的調(diào)試方法,也就是先進(jìn)行各個(gè)單元模塊的軟件編譯,在各個(gè)單元模塊調(diào)試好后再把各個(gè)單元模塊綜合起來進(jìn)行系統(tǒng)的整體的編譯和功能仿真。數(shù)字鐘系統(tǒng)的整體功能仿真波形圖如下圖5。功能仿真無誤后,通過下載電纜將設(shè)計(jì)文件加載到目標(biāo)器件FPGA,通過控制按鍵觀察LED顯示是否達(dá)到數(shù)字鐘的設(shè)計(jì)要求。 圖5 數(shù)字鐘系統(tǒng)的整體功能仿真波形圖6 結(jié)論及展望6.1 結(jié)論 本文提出了一種基于FPGA的數(shù)字鐘設(shè)計(jì)方案,從硬件和軟件兩個(gè)方面詳細(xì)地介紹了設(shè)計(jì)思想和過程,最終設(shè)計(jì)出了數(shù)字鐘,將設(shè)計(jì)程序加載到實(shí)驗(yàn)箱上運(yùn)行調(diào)試后,
41、時(shí)、分、秒能夠正常計(jì)數(shù),并能由控制鍵分別校正時(shí)、分的顯示,整點(diǎn)報(bào)時(shí)功能正常。最終結(jié)果與預(yù)期效果一致,完成了預(yù)期的設(shè)計(jì)任務(wù)。 論文取得了如下結(jié)果:1.采用了FPGA芯片CycloneII系列EP2C35F672C8作為核心器件。設(shè)計(jì)的數(shù)字鐘系統(tǒng)的硬件電路,能夠完成數(shù)字鐘的校時(shí),計(jì)時(shí),報(bào)時(shí),顯示等實(shí)時(shí)任務(wù)。 2.運(yùn)用自頂向下的思想。將整個(gè)系統(tǒng)分成幾個(gè)模塊分別設(shè)計(jì),再用頂層模塊塊將它們聯(lián)系起來,實(shí)現(xiàn)數(shù)字鐘整體的功能,降低了系統(tǒng)設(shè)計(jì)的難度。 3.采用了VHDL語言為主,圖形輸入為輔的編程方法。優(yōu)點(diǎn)是編程方法靈活,而且編寫的程序具有很好的移植性,同樣適用于其他FPGA芯片的數(shù)字鐘設(shè)計(jì)。 4.采用Quar
42、tusII軟件進(jìn)行編譯和仿真,可以不管硬件而先進(jìn)行軟件的仿真,并能根據(jù)仿真結(jié)果分析設(shè)計(jì)存在的問題和缺陷,從而進(jìn)行程序的調(diào)試和完善,這大大的提高了編程的成功率。6.2 展望 雖然數(shù)字鐘的設(shè)計(jì)取得了一定的進(jìn)展,但是在某些方面還存在著很多不足,比如數(shù)字鐘的功能還不夠強(qiáng)大,計(jì)時(shí)和校時(shí)的精度還有待提高等。今后需要進(jìn)一步進(jìn)行的研究工作和內(nèi)容: 1. 實(shí)現(xiàn)數(shù)字鐘微秒位的計(jì)時(shí)顯示,擴(kuò)展數(shù)字鐘的功能,實(shí)現(xiàn)時(shí)、分、秒和分、秒、微秒有選擇的分別顯示。并能實(shí)現(xiàn)秒位的校正。2.實(shí)現(xiàn)定時(shí)報(bào)時(shí)功能,可隨意設(shè)置報(bào)時(shí)時(shí)間,而不是在整點(diǎn)時(shí)報(bào)時(shí),增加其實(shí)用性。3.提高計(jì)時(shí)精度。通過按鍵校正時(shí)間時(shí),由于器件對(duì)信號(hào)的延時(shí),會(huì)產(chǎn)生一定的
43、誤差??梢赃M(jìn)一步通過軟件實(shí)現(xiàn)按鍵消抖,提高整個(gè)數(shù)字鐘系統(tǒng)的計(jì)時(shí)精度。 參考文獻(xiàn)1 廖日坤,CPLD/FPGA嵌入式應(yīng)用開發(fā)技術(shù)白金手冊(cè),中國(guó)電力出版社,2003,212-218。2 王開軍,姜宇柏,面向CPLD/FPGA的VHDL設(shè)計(jì),機(jī)械工業(yè)出版社,2006,28-65。3 趙保經(jīng),中國(guó)集成電路大全,國(guó)防工業(yè)出版社,1985。4 高吉祥,電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì),電子工業(yè)出版社,2002。5 呂思忠,數(shù)子電路實(shí)驗(yàn)與課程設(shè)計(jì),哈爾濱工業(yè)大學(xué)出版社,2001。6 趙志杰,集成電路應(yīng)用識(shí)圖方法,機(jī)械工業(yè)出版社,2003,35-40。7 張慶雙,電子元器件的選用與檢測(cè),機(jī)械工業(yè)出版社,2003。8
44、 譚會(huì)生,張昌凡,EDA技術(shù)及應(yīng)用,西安電子科技大學(xué)出版社,2002。9 李可,數(shù)字鐘電路及應(yīng)用M,北京:電子工業(yè)出版社,1996。附錄數(shù)字鐘子模塊程序1.分頻模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity FP is port(clk: in std_logic; clk1HZ: out std_logic );end FP; architecture behave of FP is signal clk_count1: std_logic_vector(13 downto 0); begin process(clk)begin if(clkevent and clk=1)then if(clk_count110000)then clk_count1=clk_count1+1; else clk_count1=001; end if; end if; end process; clk1HZ=clk_count1(13)
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