電子設計大賽報告簡易頻率特性測試儀

1、2013年全國大學生電子設計競賽設計報告簡易頻率特性測試儀（e 題） 2013年9月7日摘要 該頻率特性測量儀采arm控制核心，主要由dds、濾波器、adc等功能模塊組成。其中，數(shù)據(jù)處理包括了幅頻測量以及相頻測量部分。實際操作通過arm控制來實現(xiàn)幅頻特性和相頻特性的測量，包括參數(shù)預置、點測結果的顯示，以及用模擬示波器單獨或同時顯示幅頻特性曲線和相頻特性曲線。本系統(tǒng)采用fpga控制的dds芯片9854實現(xiàn)信號發(fā)生電路，頻率值與步長均能靈活準確地預置。并用arm控制顯示。被測網(wǎng)絡采用rlc，中心頻率及帶寬均達到要求。用fpga控制dds產(chǎn)生兩路正交掃頻信號,與被測網(wǎng)絡經(jīng)過乘法器后幅度改變,相位改變

2、。經(jīng)過低通濾波器和adc轉換器，最后又arm處理顯示?！娟P鍵詞】“dds” “arm應用” “fpga” 目 錄1 系統(tǒng)方案.4 1.1 設計任務與要求.4 1.2 系統(tǒng)設計方案.52 系統(tǒng)理論分析與計算.6 2.1 系統(tǒng)原理.6 2.1.1 系統(tǒng)原理圖.6 2.1.2 幅頻特性產(chǎn)生原理.7 2.1.3 相頻特性產(chǎn)生原理.8 2.2 dds原理.8 2.2.1 基本概念.8 2.2.2 dds原理框圖.8 2.2.3 工作過程.8 2.2.4 頻率控制.8 2.2.5 波形存儲.9 2.2.6 實現(xiàn)過程.9 2.3 濾波器的設計.9 2.3.1 濾波器方案選擇.9 2.3.2 濾波器設計流程圖

3、.11 2.3.3 濾波器設計公式.11 2.4 乘法器設計.11 2.4.1 乘法器特性.11 2.4.2 基本理論.12 2.5 ad9288簡介.12 2.6 被測網(wǎng)絡設計.12 2.6.1 rlc串聯(lián)諧振電路電路圖 .12 2.6.2 rlc設計公式.13 2.7 特性曲線顯示.133 電路與程序設計.13 3.1 電路的設計.13 3.1.1 系統(tǒng)總體框圖.14 3.1.2 正交掃頻信號源.14 3.1.3 乘法器.16 3.1.4 adc.17 3.2 程序設計.17 3.2.1 程序功能描述與設計思路.17 3.2.2 程序流程圖.184 測試方案與測試結果.19 簡易頻率特性測

4、試儀（e 題）1系統(tǒng)方案本系統(tǒng)主要由dds模塊、被測網(wǎng)絡模塊、低通濾波器模塊、adc模塊、特性顯示模塊組成，下面分別論證這幾個模塊的選擇。1.1 設計任務與要求1.1.1任務根據(jù)零中頻正交解調原理，設計并制作一個雙端口網(wǎng)絡頻率特性測試儀，包括幅頻特性和相頻特性，其示意圖如圖1所示。1.1.2 要求（1）基本要求 制作一個正交掃頻信號源。頻率范圍為1mhz40mhz，頻率穩(wěn)定度10-4；頻率可設置，最小設置單位100khz。正交信號相位差誤差的絕對值5º，幅度平衡誤差的絕對值5%。信號電壓的峰峰值1v，幅度平坦度5%?？蓲哳l輸出，掃頻范圍及頻率步進值可設置，最小步進100khz；要求連

5、續(xù)掃頻輸出，一次掃頻時間2s。（2）發(fā)揮部分使用基本要求中完成的正交掃頻信號源，制作頻率特性測試儀。a. 輸入阻抗為50，輸出阻抗為50；b. 可進行點頻測量；幅頻測量誤差的絕對值0.5db，相頻測量誤差的絕對值5º；數(shù)據(jù)顯示的分辨率：電壓增益0.1db，相移0.1º。制作一個rlc串聯(lián)諧振電路作為被測網(wǎng)絡，如圖2所示，其中ri和ro分別為頻率特性測試儀的輸入阻抗和輸出阻抗；制作的頻率特性測試儀可對其進行線性掃頻測量。a. 要求被測網(wǎng)絡通帶中心頻率為20mhz，誤差的絕對值5%；有載品質因數(shù)為4，誤差的絕對值5%；有載最大電壓增益-1db；b. 掃頻測量制作的被測網(wǎng)絡，顯示

6、其中心頻率和-3db帶寬，頻率數(shù)據(jù)顯示的分辨率為100khz；c. 掃頻測量并顯示幅頻特性曲線和相頻特性曲線，要求具有電壓增益、相移和頻率坐標刻度。（3） 其他。1.1.3 說明(1)正交掃頻信號源必須自制，不能使用商業(yè)化dds開發(fā)板或模塊等成品，自制電路板上需有明顯的覆銅“2013”字樣。(2)要求制作的儀器留有正交信號輸出測試端口，以及被測網(wǎng)絡的輸入、輸出接入端口。(3)本題中，幅度平衡誤差指正交兩路信號幅度在同頻點上的相對誤差，定義為：，其中u2u1。 (4)本題中，幅度平坦度指信號幅度在工作頻段內的相對變化量，定義為：。(5)參考圖2，本題被測網(wǎng)絡電壓增益?。?(6)幅頻特性曲線的縱坐

7、標為電壓增益（db）；相頻特性曲線的縱坐標為相移（º）；特性曲線的橫坐標均為線性頻率（hz）。(7)發(fā)揮部分中，一次線性掃頻測量完成時間30s。1.2 系統(tǒng)設計方案1） 方案一：采用dsp方式首先給被測網(wǎng)絡一個能量脈沖信號x（t），然后分別對被測網(wǎng)絡的輸出y（t）和原信號x（t）進行采樣，通過對采樣數(shù)據(jù)進行fft而分別得到y(tǒng)（jw）和x（jw），兩者的比值即為h（jw）。當輸入為單位沖擊函數(shù)時，則輸出為系統(tǒng)的單位沖激響應，由于恒等于1，于是就有 由此可得幅頻特性和相頻特性完整的信息。方案說明：采用這種方法時要制作沖激響應，并對輸出響應進行數(shù)據(jù)采集，再對采集的數(shù)據(jù)進行fft以得到。但在

8、實際應用中，不可能得到理想的脈沖，雖然脈沖信號足夠窄的信號可以代替，但是比較難以獲得。而且此測試方法對軟件的計算能力要求比較高，必須采用微機系統(tǒng)，故不采用。2）方案二：直接利用已有信號源系統(tǒng)，比較輸入輸出首先設計一個掃描信號源，輸出頻率可步進的正弦信號，作為被測網(wǎng)絡的輸入信號vi，網(wǎng)絡的輸出信號為vo，信號源輸出的頻率按步進值遞增，在各個頻率點上，通過對幅度有效值的測量和a/d就可以得到 vo和vi的有效值，兩者之比就是該點的頻率響應；對vo和vi進行過零比較、整形，再進行相位差的測量。vi的上升沿啟動計數(shù)，vo的上升沿停止計數(shù)，得到的時間值比上信號的周期，就是該點的相位響應。方案說明： 該方

9、案可利用arm工具，減少了硬件電路，并且頻率可調的信號易于得到，可實現(xiàn)性明顯比方案一高。所以，綜合比較，最終選擇方案一。2. 系統(tǒng)理論分析與計算2.1 系統(tǒng)原理2.1.1 系統(tǒng)原理框圖 本系統(tǒng)框圖如圖3所示。用fpga控制dds產(chǎn)生兩路掃頻信號和，與被測網(wǎng)絡經(jīng)過乘法器后幅度改變?yōu)?相位改變?yōu)?。?jīng)過低通濾波器和adc轉換器，經(jīng)arm處理。2.1.2幅頻特性產(chǎn)生原理dds產(chǎn)生的兩路正交信號，其中i路 與被測網(wǎng)絡經(jīng)過乘法器得再分別和兩路正交信號相乘得：i：q：根據(jù)積化和差公式計算得：i：q：經(jīng)過低通濾波后得：i: q：經(jīng)過adc轉換進入arm進行計算：從而得到了幅頻特性。2.1.3相頻特性產(chǎn)生原理根

10、據(jù)q，i的正負號判斷所在象限，取反三角函數(shù)得到，從而得到相頻特性。2.2 dds原理2.2.1 基本概念dds(direct digital frequency synthesizer)直接數(shù)字頻率合成器,也可叫ddfs。dds是從相位的概念直接合成所需波形的一種頻率合成技術。不僅可以產(chǎn)生不同頻率的正弦波,而且可以控制波形的初始相位。2.2.2 dds原理框圖 （如圖4） 圖4主要構成：內部：相位累加器，正弦查找表外圍：dac，lpf(低通濾波器)2.2.3 工作過程1, 將存于rom中的數(shù)字波形，經(jīng)dac，形成模擬量波形。2, 改變尋址的步長來改變輸出信號的頻率。 步長即為對數(shù)字波形查表的相

11、位增量。由累加器對相位增量進行累加,累加器的值作為查表地址。3, dac輸出的階梯形波形,經(jīng)低通濾波，成為模擬波形。2.2.4 頻率控制 dds方程：輸出頻率，采樣時鐘，n相位累加器位寬，m頻率控制字。2.2.5 波形存儲正弦信號相位與幅度的對應關系（如圖5） 圖5可以將正弦波波形看作一個矢量沿相位圓轉動，相位圓對應正弦波一個周期的波形。波形中的每個采樣點對應相位圓上的一個相位點。 相位累加器的值作為rom的地址，讀取rom的相位幅度，實現(xiàn)相位到幅度的轉換。 2.2.6 實現(xiàn)過程 2.3 濾波器的設計 2.3.1 濾波器方案選擇1） 方案一：lc低通濾波器 lc濾波器是傳統(tǒng)的諧波補償裝置，一般

12、是由濾波電容器、電抗器和電阻器適當組合而成，與諧波源并聯(lián)，除起濾波作用外，還兼顧無功補償?shù)男枰?；它是利用電感、電容和電阻的組合設計構成的濾波電路，可濾除某一次或多次諧波，最普通易于采用的無源濾波器結構是將電感與電容串聯(lián)，可對主要次諧波（3、5、7）構成低阻抗旁路； lc濾波基本形式2）方案二：窗函數(shù) fir濾波器的設計方法有窗函數(shù)法、頻率取樣法和最優(yōu)化設計法。其中窗函數(shù)法是設計fir濾波器最簡單有效的方法，也是最常用的方法。在本次設計中，低通濾波器的系數(shù)是借助于窗函數(shù)法完成的。窗函數(shù)設計的思想是采用不同有限時寬的窗函數(shù)去乘以無限長序列，從而得到有限長序列h(n)。利用加窗函數(shù)進行截斷和平滑，實

13、現(xiàn)一個物理可實現(xiàn)且具有線性相位的fir濾波器的設計目的。 fir濾波器的窗函數(shù)法設計過程為： 式中：為逼近的理想濾波器頻率響應；為理想濾波器的單位脈沖響應，是無限長序列。為獲取實際應用的fir濾波，需將截斷，用有限長的h(n)近似表示，用窗函數(shù)可以得到h(n)= *，最后得到實際fir濾波的頻率響應h(ej)。 設計常用的窗函數(shù)有矩形窗、漢寧窗、海明窗、凱撒窗等。矩形窗是一種比較容易實現(xiàn)的窗，本設計選擇矩形窗實現(xiàn)。所以，綜合比較，最終選擇方案一。2.3.2 濾波器設計電路圖u1u2u4u32.3.3 濾波器設計公式帶寬b=45mhz.綜上所述，可以得到一般公式：2.4 乘法

14、器設計 2.4.1 乘法器特征 基本功能是w=xy+z，它滿足最少外部器件要求，0.1%建立時間為20 ns，直流耦合輸出電壓簡化使用，差分輸入阻抗高，由xyz輸入。低頻放大噪聲：50nv./hz。2.4.2基本理論 乘法器基于傳統(tǒng)的形式，擁有跨導線性的核心，支持三線xyz的線性電壓轉換，是可以驅驅動負載輸出的放大器。分母的電壓u由新設計的參考源提供，充分利用超低噪聲性能。下圖是原理框圖。2.5 ad9288簡介ad9288是一款雙核8位單芯片采樣模數(shù)轉換器（adc），內置片內采樣保持電路，專門針對低成本、低功耗、小尺寸和易用性進行了優(yōu)化。ad9288采用100 msps轉換速率工作，在整個工

15、作范圍內都具有出色的動態(tài)性能。每個通道均可以獨立工作。ad9288只需一個3 v（2.7 v至3.6 v）單電源和一個編碼時鐘就能充分發(fā)揮工作性能。對于大多數(shù)應用來說，無需外部基準電壓源或驅動器件。數(shù)字輸出為ttl/cmos兼容，單獨的輸出電源引腳支持3.3 v或2.5 v邏輯接口。編碼輸入為ttl/cmos兼容，8位數(shù)字輸出可以采用+3 v（2.5 v至3.6 v）電源供電。用戶可選項提供各種省電模式、數(shù)字數(shù)據(jù)格式和數(shù)字數(shù)據(jù)定時方案組合。在省電模式下，數(shù)字輸出被置為高阻狀態(tài)。ad9288采用先進的cmos工藝制造，提供48引腳表面貼裝塑料封裝（7x7 mm、1.4 mm 48引腳lqfp），

16、額定溫度范圍為-40°c至+85°c工業(yè)溫度范圍。引腳排列設計可實現(xiàn)10位升級。2.6 被測網(wǎng)絡設計2.6.1 rlc串聯(lián)諧振電路電路圖 （如圖9）圖92.6.2 rlc設計公式 1.幅頻響應2相頻特性當時，電路處于串聯(lián)諧振狀態(tài)諧振角頻率為：諧振頻率為：在l和c為定值的條件下，q值僅決定于回路電阻r的大小。2.7 特性曲線顯示點頻顯示：3.電路與程序設計 3.1 電路的設計 3.1.1系統(tǒng)總體框圖 3.1.2 正交掃頻信號源（1）電路原理圖 圖9正交掃頻信號源采用ad9854,用fpga產(chǎn)生兩路正交掃頻信號。（2） 方案選擇1） 方案一：選用ad9851ad9851芯片是a

17、d公司采用先進cmos技術生產(chǎn)的最高時鐘為180mhz、高集成度直接數(shù)字式頻率合成器件。它由一個高速dds,一個高速、高性能dac以及比較器等構成一個完全數(shù)字控制可編程頻率合成器,其時鐘輸入端內置一個6倍頻乘法器,并且具有時鐘產(chǎn)生功能。ad9851的原理框圖如圖2所示,可將其用作一個高精度可編程的數(shù)字頻率合成器和時鐘生成器。當參考時鐘源的頻率精度很高時,其輸出數(shù)字化的模擬正弦波的頻率和相位都很穩(wěn)定。生成的正弦波經(jīng)濾波后可直接用作頻率源,也可通過內部的比較器轉換成方波作時鐘源。ad9851共包含40位控制碼(d39d0),其作用是:(1)d39d35相位調制碼,用來控制ad9851的相位調制量。

18、(2)d34控制電源模式。(3)d33是邏輯電平,一般選擇邏輯0。(4)d32是6倍頻選擇,為1啟用。(5)d31d0,用來控制ad9851輸出的頻率。這32位頻率控制碼是由輸入的頻率值轉換過來的。當系統(tǒng)輸入時鐘頻率為180mhz時,其輸出頻率分辨率接近0.04hz。2）方案二：選用ad9854ad9854數(shù)字頻率合成器是一款高度集成的器件，采用先進的dds技術，內置兩個高速、高性能正交dac，共同構成一個數(shù)字可編程i與q頻率合成器。以精密時鐘源作為基準時，ad9854能產(chǎn)生高度穩(wěn)定的頻率-相位、振幅可編程正弦和余弦輸出，可用作通信、雷達和其它許多應用中的捷變lo。創(chuàng)新型高速dds內核可提供4

19、8位頻率分辨率（使用300 mhz sysclk時，調諧分辨率為1 hz）。保持17位則可確保該器件具有出色的無雜散動態(tài)范圍(sfdr)。ad9854的電路架構允許產(chǎn)生頻率最高達150 mhz的同步正交輸出信號，該輸出信號能以最高每秒1億新頻率的速率進行數(shù)字式調諧。內部比較器可以將（經(jīng)過外部濾波的）正弦波輸出轉換為方波，用于捷變時鐘發(fā)生器應用。該器件提供兩個14位相位寄存器和一個單引腳用于bpsk操作。針對更高階psk操作，利用i/o接口可以實現(xiàn)相位變化。12位i與q dac與創(chuàng)新的dds架構配合，可提供出色的寬帶和窄帶輸出無雜散動態(tài)范圍(sfdr)。如果不需要正交功能，也可以將q dac配置

20、為用戶可編程控制dac。配置比較器時，12位控制dac還有助于在高速時鐘發(fā)生器應用中控制靜態(tài)占空比。兩個12位數(shù)字乘法器可以對正交輸出進行可編程振幅調制、開關輸出形鍵控和精密振幅控制。該器件還具有線性調頻(chirp)功能，便于寬帶寬掃頻應用。ad9854具有可編程4×至20× refclk乘法器電路，可以利用頻率較低的外部基準時鐘在內部產(chǎn)生300 mhz系統(tǒng)時鐘，這樣用戶實現(xiàn)300 mhz系統(tǒng)時鐘源時，既節(jié)省了費用，又解決了難題。 單端或差分輸入也能直接處理300 mhz時鐘速率。該器件支持單引腳、傳統(tǒng)fsk和頻譜質量增強的頻率漸變fsk。ad9854利用先進的0.35 m cmos技術實現(xiàn)