實(shí)驗(yàn)二利用msi設(shè)計(jì)組合邏輯電路

1、 實(shí) 驗(yàn) 報(bào) 告 sun yat-sen university 院（系） 信息科學(xué)與技術(shù)學(xué)院 學(xué) 號(hào) 14348xxx 班級(jí) 計(jì)科3班 專 業(yè) 計(jì)算類 實(shí)驗(yàn)人 實(shí)驗(yàn)題目：利用msi設(shè)計(jì)組合邏輯電路2015年5月1日 一、實(shí)驗(yàn)?zāi)康模?1熟悉編碼器、譯碼器、數(shù)據(jù)選擇器等組合邏輯功能模塊的功能與使用方法。 2掌握用msi設(shè)計(jì)的組合邏輯電路的方法。3. 利用isis軟件設(shè)計(jì)一個(gè)一元算術(shù)邏輯單元。4. 了解verilog hdl硬件描述語言。二、實(shí)驗(yàn)儀器及器件： 1數(shù)字電路實(shí)驗(yàn)箱、數(shù)字萬用表、示波器。2器件：74ls00x1,74ls197x1,74ls138x1,74ls151x13. 電腦，isis

2、 7.1軟件。三、實(shí)驗(yàn)預(yù)習(xí)：1復(fù)習(xí)常用組合邏輯電路工作原理和設(shè)計(jì)方法，及與之相應(yīng)的msi功能表及其使用方法。2復(fù)習(xí)采用中規(guī)模集成電路實(shí)現(xiàn)組合邏輯電路的方法，如使用譯碼器和數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路。3. 復(fù)興計(jì)算機(jī)輔助電路反真軟件isis 7.1。四實(shí)驗(yàn)原理：中規(guī)模的器件，如譯碼器、數(shù)據(jù)選擇器等，它們本身是為實(shí)現(xiàn)某種邏輯功能而設(shè)計(jì)的，但由于它們的一些特點(diǎn)，我們也可以用它們來實(shí)現(xiàn)任意邏輯函數(shù)。1用譯碼器現(xiàn)實(shí)組合邏輯電路 譯碼器是將每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的輸出高、低電平信號(hào)。如圖（一）為3線8線譯碼器。當(dāng)附加控制門gs的輸出為高電平(s=1)時(shí)，可由邏輯圖寫出。從上式可看出。y0y7同時(shí)又是

3、a2、a1、a0這三個(gè)變量的全部最小項(xiàng)的譯碼輸出。所以這種譯碼器也叫最小項(xiàng)譯碼器。如果將a2、a1、a0當(dāng)作邏輯函數(shù)的輸入變量，則可利用附加的門電路將這些最小項(xiàng)適當(dāng)?shù)慕M合起來，便可產(chǎn)生任何形式的三變量組合邏輯函數(shù)。例如用3線-8線譯碼器74ls138實(shí)現(xiàn)全加器。列出真值表如表（一）所示。a、b是加數(shù)與被加數(shù)，cn是低位向本位的進(jìn)位，s為本位和，cn+1位是本位向高位的進(jìn)位。由真值表可得全加器的最小項(xiàng)之和表達(dá)式。令74ls138的輸入a2=a、a1=b、a0=c，在其輸出端附加兩個(gè)與非門，按照上述全加器的邏輯函數(shù)式連接。即可實(shí)現(xiàn)全加器功能。如圖（二）所示。表（一）全加器真值abcnscn+100

4、000001100101001101100101010111001111112用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路 數(shù)據(jù)選擇器的功能是從一組輸入數(shù)據(jù)中選出某一個(gè)信號(hào)輸出。或稱為多路開關(guān)。如圖（三）為雙四選一數(shù)據(jù)選擇器74ls153邏輯圖。y1和y2為兩個(gè)獨(dú)立的輸出端，s1和s2為附加控制端用于控制電路工作狀態(tài)和擴(kuò)展功能。 a1、a0為地址輸入端。d10. d11. d12. d13或d20. d21. d22、d23為數(shù)據(jù)輸入端。通過選定不同的地址代碼即可從4個(gè)數(shù)據(jù)輸入端選出要的一個(gè)，并送到輸出端y。輸出邏輯式可寫成： 其簡(jiǎn)化真值表如表（二）所示：表（二）74ls153的真值表a1a0y11xx000

5、0001010011從上述可知，如果將a1、a0作為兩個(gè)輸入變量，同時(shí)令d10. d11. d12. d13為第三個(gè)輸入變量的適當(dāng)狀態(tài)（包括原變量、反變量、0和1），就可以在數(shù)據(jù)選擇器的輸出端產(chǎn)生任何形式的三變量組合邏輯電路。 例如用雙4選1數(shù)據(jù)選擇器，實(shí)現(xiàn)二進(jìn)制全減器，全減器的真值表如表（三）。其中a和b為減數(shù)與被減數(shù)，bn為低位向本位的借位，d為本位差，bn-1為向高位的借位。其真值表可寫出全減器的最小項(xiàng)表達(dá)式。將上式與數(shù)據(jù)選擇器邏輯函數(shù)比較可得：可得二進(jìn)制全減器邏輯圖如圖（四）所示。abbndbn-10000000111010110110110010101001100011111表（三）

6、全減器的真值表五. 實(shí)驗(yàn)內(nèi)容3.au設(shè)計(jì)設(shè)計(jì)一個(gè)半加半減器，輸入為s,a,b,其中s為功能選擇口。當(dāng)s=0時(shí)，輸出a+b和進(jìn)位，當(dāng)s=1時(shí)，輸出a-b和借位。（提示：使用74ls138實(shí)現(xiàn)，可參照實(shí)驗(yàn)原理中的全加器設(shè)計(jì)）。4. alu（算術(shù)邏輯單元設(shè)計(jì)）用isis7.1設(shè)計(jì)一個(gè)六輸入二輸出的alu?？刂贫耍簊1,s2，s0，決定alu的八種功能，其中指定六種功能為與，或，非，異或，全減，全加，剩余功能自己擬定。數(shù)據(jù)輸入端：三個(gè)輸入數(shù)據(jù)為a,b,c（當(dāng)執(zhí)行邏輯運(yùn)算時(shí)忽略c）。輸出端：和/差，進(jìn)位/借位。（邏輯運(yùn)算時(shí)為輸出，與輸出取反。）6. 實(shí)驗(yàn)報(bào)告 3.au設(shè)計(jì) 由題可知，s為功能選擇端，控制

7、是全加還是全減。ab為兩個(gè)輸入，d為輸出，cn為進(jìn)位或借位。 那么我們可以列出真值表如下： sabdncn0000000110010100110110000101111101011100 在真值表已經(jīng)寫好好我們就可以總結(jié)出d和c的輸出表達(dá)式。利用數(shù)電知識(shí)我們可得知：dn=sab+sab+sab+sabcn=sab+sab接下來就要考慮如何實(shí)現(xiàn)。題目提示我們用74ls138實(shí)現(xiàn)，我們?cè)谏瞎?jié)課中了解到74ls138的輸出表達(dá)式為 所以，我們可以用端口y1，y2，y5，y6表示d，用y3，y5表示c。 所以表達(dá)式可以改變?yōu)椋?dn=sab+sab+sab+sab=（y1 y2 y5 y6） cn=s

8、ab+sab=(y3 y5) 接下來我們下在isis 7.1中模擬改電路： 首先，我們用74ls197來實(shí)現(xiàn)八進(jìn)制輸出： 那么q1表示b，q2表示a,q3表示s。 再接上74ls138，并按照表達(dá)式所寫連接，在連接上示波器：這里應(yīng)該是與非門而我用錯(cuò)用了與門之后設(shè)置時(shí)鐘頻率為1000hz并捕捉波形如下： 0101010100110011000011111001101011101011basdncn 我驚訝的發(fā)現(xiàn)我所得波形與題目要求的剛剛好相反，我在邏輯圖中反復(fù)檢查后返現(xiàn)，我的與非門都被我用與門代替，所以這就是所得波形與題目要求波形相反的原因！我改正后邏輯圖與測(cè)得波形如下：端口有沒有圓圈這十分關(guān)鍵

9、，以后不能忽視這種問題！0101010100110011000011110110011000010100basdncn 電路圖右側(cè)為我將波形圖轉(zhuǎn)化成對(duì)應(yīng)的真值表。這次我所測(cè)試的波形就與實(shí)驗(yàn)要求的波形一致，所以我的設(shè)計(jì)的邏輯圖是符合實(shí)驗(yàn)要求的，接下來我在數(shù)電實(shí)驗(yàn)箱上在進(jìn)行同樣的操作。連接好電路后測(cè)得波形圖如下： 該波形與我在計(jì)算機(jī)上模擬的波形一致，所以我設(shè)計(jì)的邏輯電路在實(shí)際操作上也符合題目的設(shè)計(jì)要求，達(dá)到實(shí)驗(yàn)標(biāo)準(zhǔn)！ 4.alu設(shè)計(jì) 首先我要確定我的alu的八種功能，我在符合題目要求下確定我的alu的功能表為：控制端功能s2s1s0000與001或010a非011b非100異或101全加110全減

10、111輸出高電平確定了alu的功能后便可列出真值表如下：s2s1s0abc(進(jìn)借位)輸出yy0000001與0000101000100100011100010010或0010110001101000111010100010a非0100110010100101011010110010b非0110101011101001111011000001異或10001101001010100110110100000 全加1010011010101010101011011011001010110101101110011011111111000000全減11000111110010111100110111010

11、01011010100110110001101111111110高電平 確定了真值表后我們就可得出輸出y與y的輸出表達(dá)式：y=s2s1s0ab+s2s1s0(a+b)+s2s1s0a+s2s1s0b+s2s1s2(ab)+s2s1s0(abc)+s2s1s0(abc) +s2s1s0.y=y.接下來我們可以分塊考慮問題：1 六位輸入問題：我們可以用兩塊74ls197串聯(lián)來實(shí)現(xiàn)，具體連接如下：2 我發(fā)現(xiàn)輸入端s2s1s0的表達(dá)式與74ls138的表達(dá)式十分相似，只是在74ls138的基礎(chǔ)上取了反，所以我們可以用74ls138來減輕設(shè)計(jì)復(fù)雜度，具體連接如下;3 在功能選項(xiàng)中，與，或，異或之類的功能

12、較為簡(jiǎn)單，我就不做過多敘述。所有功能中最難的應(yīng)當(dāng)屬于全加和全減。全加設(shè)計(jì)： 我采用異或門與與門相結(jié)合，具體如圖： a b c全減設(shè)計(jì)： 我采用74ls138作為主體，因?yàn)檩敵鰀與借位c有表達(dá)式如下：d=(y1 y2 y4 y7) c=(y1 y2 y3 y7)所以，我采取連線如下：4 匯總工作： 該線路十分復(fù)雜，所以我們要分快設(shè)計(jì)，最后再將它們整合到一起,全部電路圖如下： 在設(shè)計(jì)完邏輯電路，現(xiàn)在測(cè)試線路是否符合設(shè)計(jì)要求,測(cè)得波形圖如下:由于過于密集我分塊進(jìn)行分析：一 與功能 s2 s1 s0=0 0 0:cb0101a0011s00000s10000s20000y0001y1110由波形圖所繪

13、成真值表如右圖，符合與功能設(shè)計(jì)。二 或功能 s2 s1 s0=0 0 1:cb0101a0011s01111s10000s20000y0111y1000由波形圖所繪成真值表如右圖，符合或公能設(shè)計(jì)。三 a反功能 s2 s1 s0= 0 1 0：cb0101a0011s00000s11111s20000y1100y0011由波形圖所繪成真值表如右圖，符合a反公能設(shè)計(jì)。四 b反功能 s2 s1 s0=0 1 1：cb0101a0011s01111s11111s20000y1010y0101由波形圖所繪成真值表如右圖，符合b反公能設(shè)計(jì)。五 異或功能 s2 s1 s0=1 0 0：cb0101a0011

14、s00000s10000s21111y0110y1001 由波形圖所繪成真值表如右圖，符合異或公能設(shè)計(jì)。六 全加功能 s2 s1 s0= 1 0 1：c01010101b00110011a00001111s011111111s100000000s211111111y01101001y00010111由波形圖所繪成真值表如右圖，符合全加公能設(shè)計(jì)。七 全減功能 s2 s1 s0 = 1 1 0：c01010101b00110011a00001111s000000000s111111111s211111111y01101001y01110001由波形圖所繪成真值表如右圖，符合全減公能設(shè)計(jì)。八 輸出高

15、低電平功能 s2 s1 s0 = 1 1 1：cb0101a0011s01111s11111s21111y1111y0000由波形圖所繪成真值表如右圖，顯然y與y輸出分別為高與低，符合輸出高低電平功能設(shè)計(jì)。 所以，改電路八個(gè)功能都符合，題目所要求的功能，達(dá)到實(shí)驗(yàn)?zāi)康?。六心得體會(huì)：第一：在示波器上做對(duì)比時(shí)一定要選擇一個(gè)周期最大，頻率最小的波形作為所有波形的比較波形，這樣可以根據(jù)這個(gè)最大周期波形的一個(gè)周期畫出其他的波形。第二：注意原件的輸出端是高電平有效還是低電平有效，否則可能輸出相反波形。同理，當(dāng)輸出相反波形時(shí)，觀察原件的高低電平是否有錯(cuò)。第三：遇到復(fù)雜電路設(shè)計(jì)時(shí)，不應(yīng)慌張，可借鑒程序設(shè)計(jì)的模塊

16、化思想，分部解決問題，化大為小，化整為零。對(duì)verilog hdl 的課外資料了解： 在課上我粗略的了解了verilog hdl，于是我在課后便在網(wǎng)上收集資料，對(duì)其進(jìn)行更深一步的了解： verilog hdl是一種硬件描述語言（hdl:hardware description language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 以模塊為基礎(chǔ)的設(shè)計(jì)：描述復(fù)雜的硬件電路，設(shè)計(jì)人員總是將復(fù)雜的功能劃分為簡(jiǎn)單的功能，模塊是提供每個(gè)簡(jiǎn)單功能的基本結(jié)構(gòu)。設(shè)計(jì)人員可以采取“自頂向下”的思路，將復(fù)雜的功能模塊劃分為低層次的模塊。這一步通常是由系統(tǒng)級(jí)的總設(shè)計(jì)師完成，而低層次的模塊則由下一級(jí)的設(shè)計(jì)人員完成。自頂向下的設(shè)計(jì)方式有利于系統(tǒng)級(jí)別層次劃分和管理，并提高了效率、降低了成本?！白缘紫蛏稀狈绞绞恰白皂斚蛳隆狈绞降哪孢^程。 語言要素：verilog的設(shè)計(jì)初衷是成為一種基本語法與c語言相近的硬件描述語言。這是因?yàn)閏語言在verilog設(shè)計(jì)之初，已經(jīng)在許多領(lǐng)域得到廣泛應(yīng)用，c語言的許多語言要素已經(jīng)被許多人習(xí)慣。一種與c語言相似的硬件描述語言，可以讓電路設(shè)計(jì)人員更容易學(xué)習(xí)和接受。不過，verilog與c語言還是存在許多差別。另外，作為一種與普通計(jì)算機(jī)編程語言不同的硬件描述語言，它還具有一些獨(dú)特的語言要素