Ch3常用組合邏輯電路-2014

1、第三章 常用組合邏輯電路及MSI組合電路模塊的應(yīng)用 集成邏輯門是組合邏輯電路的基本部件， 所有組合邏輯模塊都是在邏輯門的基礎(chǔ)上集成的。 按照集成規(guī)模的不同， 數(shù)字集成電路通常劃分為小規(guī)模集成電路SSI(Small Scale Integration Circuit)、 中規(guī)模集成電路MSI(Medium Scale Integration Circuit)、 大規(guī)模集成電路LSI(Large Scale Integration Circuit)和超大規(guī)模集成電路VLSI(Very Large Scale Integration Circuit)。對(duì)于雙極型數(shù)字集成電路，芯片內(nèi)集成的邏輯門數(shù)目來

2、劃分集成規(guī)模的； 對(duì)于單極型數(shù)字集成電路， 一般是按照每塊芯片內(nèi)集成的元件數(shù)目來劃分集成規(guī)模的。數(shù)字集成電路的規(guī)模劃分?jǐn)?shù)字集成電路的規(guī)模劃分3.1 編碼器和譯碼器編碼器(信號(hào)-代碼) 假設(shè)在任何時(shí)刻有且僅有一個(gè)鍵按下，即任何時(shí)刻8 個(gè)輸入信號(hào)I0I7中總有一個(gè)且僅有一個(gè)輸入為1，其余輸入為0。真值表真值表-邏輯表達(dá)式化簡(jiǎn)【定理定理】若兩個(gè)邏輯變量X、Y同時(shí)滿足X+Y=1 1 和XY = 0 0，則有X = Y 。 若令X=I1，Y=I0+I2+I3+I4+I5+I6+I7，根據(jù)前面假設(shè)，I0 I7任何時(shí)候有且只有一個(gè)為高電平，因此滿足X + Y =1 1， X Y = 0 0。則有：優(yōu)先編碼器

3、 以上設(shè)計(jì)的編碼器電路結(jié)構(gòu)簡(jiǎn)單，但無法投入實(shí)際使用。因?yàn)槿魞蓚€(gè)或兩個(gè)以上鍵同時(shí)有效，編碼器就無法正常工作。例如，I2和I4同時(shí)有效時(shí)，輸出Y2Y1Y0為110110，即編碼結(jié)果不是對(duì)應(yīng)I2或I4，而是等于I6單獨(dú)有效時(shí)的編碼，顯然編碼的結(jié)果是錯(cuò)誤的。因此，實(shí)際使用時(shí)必須克服這種編碼器存在的本質(zhì)性缺陷。下面介紹的優(yōu)先編碼器就能夠很好地解決這個(gè)問題。 真值表寫出邏輯表達(dá)式并化簡(jiǎn)實(shí)現(xiàn)電路參見圖3-43. 8421BCD普通編碼器普通編碼器8421BCD普通編碼器的框圖用4位8421二進(jìn)制代碼對(duì)09十個(gè)相互排斥的十進(jìn)制數(shù)進(jìn)行編碼。8421BCD普通編碼器真值表普通編碼器真值表 編碼器輸出的邏輯表達(dá)式為

4、9753207632176542983IIIIIYIIIIYIIIIYIIY 可見，用4個(gè)與非門就可實(shí)現(xiàn)8421BCD普通編碼器。由于表達(dá)式與“0”輸入I0無關(guān)，所以8421BCD普通編碼器可以省去I0輸入線。當(dāng)所有輸入均無效(為0)時(shí)，就表示輸入為十進(jìn)制數(shù)0， 編碼器輸出為0000。4. 8421BCD優(yōu)先編碼器優(yōu)先編碼器用4位8421二進(jìn)制代碼對(duì)09十個(gè)允許同時(shí)出現(xiàn)的十進(jìn)制數(shù)按一定優(yōu)先順序進(jìn)行編碼，當(dāng)有一個(gè)以上信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先級(jí)最高的一個(gè)進(jìn)行編碼。8421BCD優(yōu)先編碼器的框圖 5. MSI 74148（8線線-3線優(yōu)先編碼器）線優(yōu)先編碼器）74148是8線-3線二進(jìn)制優(yōu)先編碼

5、器，輸入輸出均為低電平有效。 最高； 最低。其邏輯符號(hào)和真值表分別如下圖和下表所示。國(guó)標(biāo)符號(hào)中的“HPRI/BIN”是二進(jìn)制優(yōu)先編碼器的限定符， H表示高者優(yōu)先。7I0I圖 優(yōu)先編碼器74148的邏輯符號(hào)(a) 國(guó)標(biāo)符號(hào)； (b) 慣用符號(hào)74148YS(b)7I6I5I4I3I2I1IST2Y1Y0YEXYHPRI / BIN 10/Z10 1/Z11 2/Z12 3/Z13 4/Z14 5/Z15 6/Z16 7/Z17 V18 EN0I7I6I5I4I3I2I1I0IST1011121314151617YS2Y1Y0YEXY18124(a) 優(yōu)先編碼器74148的真值表6. 編碼器的擴(kuò)展

6、編碼器的擴(kuò)展圖 16線-4線優(yōu)先編碼器74148-2YS7I6I5I4I3I2I1IST2Y1Y0YEXY0I8A9A10A11A12A13A14A15A74148-1YS7I6I5I4I3I2I1IST2Y1Y0YEXY0I0A1A2A3A4A5A6A7A0ZS&EXZ0Z1Z2Z3Z二二 譯碼器譯碼器 譯碼是編碼的逆過程，其作用正好與編碼相反。它是將輸入代碼轉(zhuǎn)換成特定的輸出信號(hào)，恢復(fù)代碼的“本意”。在數(shù)字電路中， 能夠?qū)崿F(xiàn)譯碼功能的邏輯部件稱為譯碼器(Decoder)。如果譯碼器有n位譯碼輸入和m個(gè)譯碼輸出信號(hào)，且m=2n，則該譯碼器稱為全譯碼器，否則就稱為部分譯碼器。 譯碼器有變

7、量譯碼器和顯示譯碼器之分。用于變量譯碼的譯碼器稱為變量譯碼器，用于顯示譯碼的譯碼器稱為顯示譯碼器。 1. 變量譯碼器變量譯碼器 1) 二進(jìn)制譯碼器 2) 3線-8線譯碼器7413874138(b)0Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCSBIN / OCT012345671240Y1Y2Y3Y4Y5Y6Y7YA0A1A2SABSCS&EN(a)圖 3線-8線譯碼器74138邏輯符號(hào)(a) 國(guó)標(biāo)符號(hào)； (b) 慣用符號(hào)表 3線8線譯碼器74138真值表 從真值表可見，74138譯碼器的譯碼輸出是低電平有效，SA、 是它的使能控制輸入，只有當(dāng) 時(shí)，譯碼器才能工作，此時(shí)，每一個(gè)

8、譯碼輸出信號(hào) 為譯碼輸入變量A2、 A1、A0的一個(gè)最大項(xiàng)Mi（或最小項(xiàng)mi 的“非”），(因?yàn)?): CBSS 和100CBASSSiYiimM 60126401242012200120MAAAYMAAAYMAAAYMAAAY70127501253012310121MAAAYMAAAYMAAAYMAAAY譯碼器應(yīng)用譯碼器應(yīng)用:實(shí)現(xiàn)組合邏輯函數(shù)的步驟實(shí)現(xiàn)組合邏輯函數(shù)的步驟 1將邏輯函數(shù)轉(zhuǎn)換成最大項(xiàng)或最小項(xiàng)表達(dá)式將邏輯函數(shù)轉(zhuǎn)換成最大項(xiàng)或最小項(xiàng)表達(dá)式2如果是最大項(xiàng)表達(dá)式如果是最大項(xiàng)表達(dá)式,則將譯碼器對(duì)應(yīng)輸出則將譯碼器對(duì)應(yīng)輸出(Mi),直接連接到多直接連接到多輸入與門實(shí)現(xiàn)輸入與門實(shí)現(xiàn).3如果是最小項(xiàng)

9、表達(dá)式如果是最小項(xiàng)表達(dá)式 ,則將表達(dá)式兩次求反則將表達(dá)式兩次求反,轉(zhuǎn)換為與非非表轉(zhuǎn)換為與非非表達(dá)式達(dá)式,將譯碼器對(duì)應(yīng)輸出將譯碼器對(duì)應(yīng)輸出(mi),直接連接到多輸入與非門實(shí)現(xiàn)直接連接到多輸入與非門實(shí)現(xiàn).舉例舉例: F=AC+BC4) 4線線-16線譯碼器線譯碼器74154圖 4線-16線譯碼器74154邏輯符號(hào)(a) 國(guó)標(biāo)符號(hào)； (b) 慣用符號(hào)BIN / DEC012345671240Y1Y2Y3Y4Y5Y6Y7YA0A1A2&EN(a)891011121314158Y9Y10Y11Y12Y13Y14Y15Y8A31G2G741540Y1Y2Y3Y4Y5Y6Y7Y(b)8Y9Y10Y1

10、1Y12Y13Y14Y15Y1G2GA0A1A2A33) 2-10進(jìn)制譯碼器進(jìn)制譯碼器表 4線-16線譯碼器74154真值表續(xù)表續(xù)表表表 用用4線線-16線譯碼器線譯碼器74154構(gòu)成構(gòu)成BCD譯碼器譯碼器圖 74154構(gòu)成5421BCD譯碼器741540Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15Y1G2GA0A1A2A3A0A1A2A3000D1D2D3D5D6D7D8D9D4D2. 顯示譯碼器顯示譯碼器 將二進(jìn)制代碼翻譯出來以供顯示器件顯示的電路。 1) 七段顯示數(shù)碼管的原理 將七個(gè)發(fā)光二極管按一定的方式連接在一起，就構(gòu)成了七段顯示數(shù)碼管， 其形狀如下圖(a)

11、所示。顯示哪個(gè)字型，相應(yīng)段的發(fā)光二極管就發(fā)光。 圖 七段顯示數(shù)碼管結(jié)構(gòu)(a) 七段顯示器； (b) 共陰極連接； (c) 共陽(yáng)極連接abcdefgabcdefg(a)(b)abcdef(c)g(2) 七段顯示譯碼器7448圖 七段顯示譯碼器7448邏輯符號(hào)(a) 國(guó)標(biāo)符號(hào)； (b) 慣用符號(hào)7448abcdefgA3A2A1A0LTRBIRBO/BI(b)BIN / 7SEGabcdefga20, a21b20, b21c20, c21d20, d21e20, e21f20, f21g20, g211248A0A1A2A3V20CT0LTRBIRBO/BI1&G21(a)表七段顯示譯碼

12、器表七段顯示譯碼器7448真值表真值表圖 具有滅零控制功能的八位數(shù)碼顯示系統(tǒng)7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag0110 3. 譯碼器的擴(kuò)展譯碼器的擴(kuò)展 1) 譯碼器的擴(kuò)展 利用譯碼器的使能端，可以對(duì)譯碼器的規(guī)模進(jìn)行擴(kuò)展。 例如3線-8線譯碼器74138有3個(gè)使能輸入端，其中SA是高電平使能， 是低電平使能。 合理使用這些使能輸入端， 不附加任何電路即可擴(kuò)展其譯碼功能， 構(gòu)成4線-16線譯碼器、 5線-32線譯碼器、 6線-64線譯碼器，

13、甚至于更多線的譯碼器。CBSS 和 【例】將3線-8線譯碼器74138擴(kuò)展為4線-16線譯碼器。 解解 將兩片74138擴(kuò)展成4線-16線譯碼器的電路如圖所示。當(dāng)輸入變量A3為0時(shí)，片1的 端接低電平，在外部使能端為0時(shí)允許譯碼，其輸出取決于輸入變量A2、A1、A0；片2的SA端為0，禁止譯碼，其輸出皆為1。當(dāng)輸入變量A3為1時(shí)，片1的端為1，禁止譯碼，其輸出皆為1。片2的SA端為1，在外部使能端為0時(shí)允許譯碼，其輸出狀態(tài)由輸入變量A2、A1、A0決定。由此可見，該電路實(shí)現(xiàn)了4線-16線譯碼。BSBS圖 74138擴(kuò)展為4線-16線譯碼器74138-20Y1Y2Y3Y4Y5Y6Y7YA2A1A

14、0SABSCS8Y9Y10Y11Y12Y13Y14Y15Y074138-10Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS10Y1Y2Y3Y4Y5Y6Y7YA2A1A0A3使能3.2 加法器和比較器一一 加法器加法器 加法器是一種算術(shù)運(yùn)算電路， 其基本功能是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算。計(jì)算機(jī)CPU中的運(yùn)算器，本質(zhì)上就是一種既能完成算術(shù)運(yùn)算、 又能完成邏輯運(yùn)算的單元電路，簡(jiǎn)稱算術(shù)邏輯單元ALU（Arithmetic Logical Unit）， 其原理與這里介紹的加法器完全相同，只不過功能更多、規(guī)模更大而已。 1. 半加器和全加器半加器和全加器 1) 半加器 僅對(duì)兩個(gè)一位二進(jìn)制數(shù)Ai和B

15、i進(jìn)行的加法運(yùn)算稱為“半加”。 實(shí)現(xiàn)半加運(yùn)算功能的邏輯部件叫做半加器（Half Adder），簡(jiǎn)稱HA。圖 半加器的真值表和邏輯符號(hào)(a) 真值表； (b) 國(guó)標(biāo)符號(hào)； (c) 慣用符號(hào)COAiBiSiCi1AiBiSiCi1HA(b)(c)Ai BiCi1 Si0 00 11 01 10 00 10 11 0(a) 其中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Si為本位和輸出， Ci+1為向相鄰高位的進(jìn)位輸出， “”為加法器的限定符， “CO”為運(yùn)算單元進(jìn)位輸出的限定符。半加器的輸出邏輯函數(shù)表達(dá)式為iiiiiiiiiiBABABASBAC1 可見， 用1個(gè)與門和1個(gè)異或門就可以實(shí)現(xiàn)半加器電路。

16、 2) 全加器 對(duì)兩個(gè)1位二進(jìn)制數(shù)Ai和Bi連同低位來的進(jìn)位Ci進(jìn)行的加法運(yùn)算稱為“全加”。實(shí)現(xiàn)全加運(yùn)算功能的邏輯部件叫做全加器（FullAdder），簡(jiǎn)稱FA。在多位數(shù)加法運(yùn)算時(shí)，除最低位外，其它各位都需要考慮低位送來的進(jìn)位。 表全加器真值表表全加器真值表 表中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Ci表示來自相鄰低位的進(jìn)位輸入，Si為本位和輸出， Ci+1為向相鄰高位的進(jìn)位輸出。全加器的輸出邏輯函數(shù)表達(dá)式為iiiiiiiiiiiiCBABACBCABAC)(1iiiiiiiiiiiiiiiiCBACBACBACBACBAS圖 全加器電路及邏輯符號(hào)(a) 電路； (b) 國(guó)標(biāo)符號(hào)； (c)

17、慣用符號(hào)COAiCiSiCi1AiBiSiCi1FA(b)(c)CiCIBi&111Ci1Si1CiAiBi(a)46多位加法器:串行加法器1）特點(diǎn)：各位同時(shí)相加。）特點(diǎn)：各位同時(shí)相加。例例. 8位數(shù)相加。位數(shù)相加。88 77211A8 B8 A7 B7 A2 B2 A1 B1 C0 1 0 1 0 1 0 1 01111110000（2）影響速度的主要因素：存在著進(jìn)位信號(hào)的傳遞。）影響速度的主要因素：存在著進(jìn)位信號(hào)的傳遞。47進(jìn)位鏈的基本邏輯關(guān)系進(jìn)位鏈的基本邏輯關(guān)系假設(shè)第假設(shè)第i-1位為低位，則第位為低位，則第i位產(chǎn)生的進(jìn)位信號(hào)邏輯為：位產(chǎn)生的進(jìn)位信號(hào)邏輯為：1)(iiiiiiCBA

18、BACiiiiiiBAPBAG令令所以所以1iiiiCPGC進(jìn)位產(chǎn)生函數(shù)進(jìn)位產(chǎn)生函數(shù)進(jìn)位傳遞函數(shù)（進(jìn)位條件）進(jìn)位傳遞函數(shù)（進(jìn)位條件）本地進(jìn)位、絕對(duì)進(jìn)位本地進(jìn)位、絕對(duì)進(jìn)位條件進(jìn)位、傳遞進(jìn)位條件進(jìn)位、傳遞進(jìn)位注：注：Gi和和Pi可以立即得到，可以立即得到，Ci-1取決上一級(jí)進(jìn)位取決上一級(jí)進(jìn)位48超前進(jìn)位超前進(jìn)位特點(diǎn)：各位進(jìn)位信號(hào)同時(shí)形成。特點(diǎn)：各位進(jìn)位信號(hào)同時(shí)形成。 設(shè)設(shè)n位加法器位加法器 邏輯式邏輯式C0 C1 = G1 + P1C0C2 = G2 + P2C1 = G2 + P2G1 + P2P1C0 Cn = Gn + PnCn-1 = Gn + PnGn-1 + + PnPn-1P2P1C

19、0 n + 1 項(xiàng)項(xiàng) 2. MSI 4位二進(jìn)制數(shù)并行加法器位二進(jìn)制數(shù)并行加法器74283是典型的MSI 4位二進(jìn)制數(shù)并行加法器， 其邏輯符號(hào)如圖所示。其中A3A2A1A0和B3B2B1B0分別為4位二進(jìn)制被加數(shù)和加數(shù)輸入，C0為相鄰低位的進(jìn)位輸入，S3S2S1S0為相加后的4位和輸出，C4為相加后的進(jìn)位輸出。國(guó)標(biāo)符號(hào)中的P、Q為操作數(shù)限定符，為和輸出限定符。74283的功能可以用下面的算術(shù)表達(dá)式來描述C4S3S2S1S0 = A3A2A1A0+B3B2B1B0+C0 圖 4位二進(jìn)行加法器74283的符號(hào) (a) 國(guó)標(biāo)符號(hào)； (b) 慣用符號(hào)7483 / 74283C4C0A3A2A1A0B3B

20、2B1B0S3S2S1S0(b)03PA0A303QB0B3CIC003S0S3COC4(a)3. 加法器的擴(kuò)展與應(yīng)用1) 加法器的擴(kuò)展 加法器的擴(kuò)展特別簡(jiǎn)單，只要將適當(dāng)數(shù)量的MSI加法器模塊級(jí)聯(lián)， 即可實(shí)現(xiàn)任何兩個(gè)相同位數(shù)的二進(jìn)制數(shù)的加法運(yùn)算。 【例例】用74283實(shí)現(xiàn)兩個(gè)7位二進(jìn)制數(shù)的加法運(yùn)算。 解解 兩個(gè)7位二進(jìn)制數(shù)的加法運(yùn)算需要用兩片74283才能實(shí)現(xiàn)， 連接電路如圖所示。注意，低位模塊的C0要接0，高位模塊的多余輸入端A3、B3也要接0。圖 7位二進(jìn)制數(shù)加法器2) 加法器的應(yīng)用 【例例】8421BCD碼轉(zhuǎn)換到余碼轉(zhuǎn)換到余3碼碼 【例例】余余3碼轉(zhuǎn)換到碼轉(zhuǎn)換到8421BCD碼碼 3.2

21、.2 比較器一位比較器的真值表一位比較器的真值表四位比較器的真值表四位比較器的真值表四位比較器的邏輯圖四位比較器的邏輯圖二二 比較器比較器1. MSI 4位二進(jìn)制數(shù)并行比較器位二進(jìn)制數(shù)并行比較器圖 4位二進(jìn)制數(shù)并行比較器7485的邏輯符號(hào)(a) 國(guó)標(biāo)符號(hào)； (b) 慣用符號(hào)COMP03PA0A303QB0B3(a)A1A2B1B2abababPQPQPQABABAB7485(b)abababABABABB0B3B1B2A0A3A1A2比較輸出輸入A級(jí)聯(lián)輸入輸入B 由真值表可知，只要兩數(shù)最高位不等， 就可以確定兩數(shù)大小， 以下各位（包括級(jí)聯(lián)輸入）可以為任意值；高位相等，需要比較低位的情況； 若A

22、、 B兩數(shù)的各位均相等， 輸出狀態(tài)則取決于級(jí)聯(lián)輸入端的狀態(tài)。 因此， 當(dāng)沒有更低位參與比較時(shí)， 芯片的級(jí)聯(lián)輸入端(ab)(ab)(ab)應(yīng)該接010，以便在A、 B兩數(shù)相等時(shí)， 產(chǎn)生AB的比較結(jié)果輸出。 這一點(diǎn)在使用時(shí)必須注意。 表表4位二進(jìn)制數(shù)并行比較器位二進(jìn)制數(shù)并行比較器7485真值表真值表2. 比較器的擴(kuò)展與應(yīng)用比較器的擴(kuò)展與應(yīng)用1) 比較器的擴(kuò)展比較器的擴(kuò)展 利用7485的級(jí)聯(lián)輸入， 可以方便地實(shí)現(xiàn)比較器規(guī)模的擴(kuò)展。 【例】用7485構(gòu)成7位二進(jìn)制數(shù)并行比較器。 解解 用7485構(gòu)成的7位二進(jìn)制數(shù)并行比較器如圖所示。注意低位模塊的級(jí)聯(lián)輸入接“010”。此外，與加法器高位多余輸入端的處理

23、方法不同，比較器高位多余輸入端只要連接相同即可， 本電路中仍然接0。 圖 7位二進(jìn)制比較器7485-2abababABABABB0B3B1B2A0A3A1A2ABABAB7485-1abababABABABB0B3B1B2A0A3A1A2B0B3B1B2A0A3A1A20100A6A5A40B6B5B4 2) 比較器的應(yīng)用 利用比較器的“比較”功能，可以實(shí)現(xiàn)一些特殊的數(shù)字電路。 【例例】用7485構(gòu)成4位二進(jìn)制數(shù)的判別電路，當(dāng)輸入二進(jìn)制數(shù)B3B2B1B0(1010)2時(shí)，判別電路輸出 F為1，否則輸出F為0。 解解 將輸入二進(jìn)制數(shù)B3B2B1B0與(1001)2進(jìn)行比較，即將7485的A輸入端

24、接B3B2B1B0，B輸入端接(1001)2，則當(dāng)輸入二進(jìn)制數(shù)B3B2B1B0(1010)2 時(shí)，比較器AB端輸出為1。因此，可用AB端作為判別電路的輸出F，電路連接如圖所示。圖 判別電路7485abababABABABB0B3B1B2A0A3A1A21100B0B3B1B2010F3.3 數(shù)據(jù)選擇器和數(shù)據(jù)分配器一一 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1. 數(shù)據(jù)選擇器的邏輯功能數(shù)據(jù)選擇器的邏輯功能 數(shù)據(jù)選擇器(Multiplexer/Data Selector)是一種能從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出的組合邏輯電路，與時(shí)分復(fù)用通信中發(fā)送端電子開關(guān)的功能類似。國(guó)標(biāo)符號(hào)中規(guī)定用MUX作為數(shù)據(jù)選擇器的限定符。目

25、前常用的數(shù)據(jù)選擇器有二選一、 四選一、 八選一和十六選一等多種類型。 二選一的慣用邏輯符號(hào)及真值表如圖所示，其中D0、 D1是兩路數(shù)據(jù)輸入，A0為數(shù)據(jù)選擇端，Y為數(shù)據(jù)選擇器的輸出。從真值表可見，當(dāng)A0=0時(shí)，選擇D0輸出；當(dāng)A0=1時(shí)，選擇D1輸出。它的輸出函數(shù)表達(dá)式為1000DADAY圖 二選一符號(hào)及真值表A0Y01D0D1MUXYD0D1A0(a)(b) 四選一的慣用邏輯符號(hào)及真值表如圖示，其中，D0、 D1、D2、D3是四路數(shù)據(jù)輸入，A1、A0為地址選擇碼輸入，Y為數(shù)據(jù)選擇器的輸出。將地址選擇碼轉(zhuǎn)換為十進(jìn)制數(shù)，就是要選擇一路數(shù)據(jù)D的序號(hào)下標(biāo)。由此不難寫出四選一的輸出函數(shù)表達(dá)式為30120

26、1101001DAADAADAADAAY更大規(guī)模的數(shù)據(jù)選擇器的慣用符號(hào)、真值表及表達(dá)式可以類似得出。圖 四選一符號(hào)及真值表 (a) 慣用符號(hào)； (b) 真值表A1 A0Y0 00 11 01 1D0D1D2D3MUXYD0D1A1(a)(b)D2D3A0 八選一數(shù)據(jù)選擇器74151圖 74151邏輯符號(hào)與真值表 (a) 國(guó)標(biāo)符號(hào)； (b) 慣用符號(hào)； (c) 真值表ENMUXST023A0A14567A2D0D1012D2D3D4D5D6D770G(a)YY74151MUXSTD0D1D2D3D4D5D6D7(b)YYA2A1A0(c)輸 出輸 入 0 0 0 00 0 0 10 0 1 00

27、 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11Y0D0D1D2D3D4D5D6D7Y76543210DDDDDDDD1 STA2A1A02. MSI數(shù)據(jù)選擇器數(shù)據(jù)選擇器 為了簡(jiǎn)潔起見，74151的輸出函數(shù)表達(dá)式以A2、A1、A0的最小項(xiàng)形式寫出70012),(iiiiDmSTAAAY3 利用MSI數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)原理：Di給定確定值，輸出函數(shù)可表示所有最小項(xiàng)的組合方法：1將邏輯函數(shù)用卡諾圖或最小項(xiàng)之和形式表示 2 和數(shù)據(jù)選擇器的輸出函數(shù)比較 3 將變量以一定的形式接到數(shù)據(jù)選擇器的輸入端，輸出為要求實(shí)現(xiàn)的邏輯函數(shù)。70012),(iiiiDmSTAAAY三種情況a 函數(shù)變量的數(shù)目m等于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n例3.3例:試用一片74LS151型8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) Z(A,B,C)=AB+BC步驟：1 卡諾圖 2 將A、B、C接到地址端 A2、A1 、A0 ，Y作為輸出Z 和8選1數(shù)據(jù)選擇器卡諾圖（圖2）相比較可得：D0=0,D1=0,D3=0,D2=1,D4=1,D5=1,D6=1,D7=03 將D值連接到數(shù)據(jù)選擇器的輸入端，輸出為要求實(shí)現(xiàn)的邏輯函數(shù)。 b 函數(shù)變量的數(shù)目m多于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n 降維法 (a) F函數(shù)的卡諾圖 (b) 3變量降維圖 (c) 2變量降維圖 將4變量卡諾圖轉(zhuǎn)換