時(shí)序邏輯電路

1、37第六章 時(shí)序邏輯電路 時(shí)序邏輯電路簡(jiǎn)稱時(shí)序電路，與組合邏輯電路并駕齊驅(qū)，是數(shù)字電路兩大重要分支之一。本章首先介紹時(shí)序邏輯電路的基本概念、特點(diǎn)及時(shí)序邏輯電路的一般分析方法。然后重點(diǎn)討論典型時(shí)序邏輯部件計(jì)數(shù)器和寄存器的工作原理、邏輯功能、集成芯片及其使用方法及典型應(yīng)用。最后簡(jiǎn)要介紹同步時(shí)序邏輯電路的設(shè)計(jì)方法。6.1 時(shí)序邏輯電路的基本概念一時(shí)序邏輯電路的結(jié)構(gòu)及特點(diǎn)時(shí)序邏輯電路電路任何一個(gè)時(shí)刻的輸出狀態(tài)不僅取決于當(dāng)時(shí)的輸入信號(hào)，還與電路的原狀態(tài)有關(guān)。時(shí)序電路中必須含有具有記憶能力的存儲(chǔ)器件。存儲(chǔ)器件的種類很多，如觸發(fā)器、延遲線、磁性器件等，但最常用的是觸發(fā)器。由觸發(fā)器作存儲(chǔ)器件的時(shí)序電路的基本結(jié)

2、構(gòu)框圖如圖6.1.1所示，一般來(lái)說(shuō)，它由組和電路和觸發(fā)器兩部分組成。二 時(shí)序邏輯電路的分類 按照電路狀態(tài)轉(zhuǎn)換情況不同，時(shí)序電路分為同步時(shí)序電路和異步時(shí)序電路兩大類。按照電路中輸出變量是否和輸入變量直接相關(guān)，時(shí)序電路又分為米里（Mealy）型電路和莫爾（Moore）型電路。米里型電路的外部輸出Z既與觸發(fā)器的狀態(tài)Qn有關(guān)，又與外部輸入X有關(guān)。而莫爾型電路的外部輸出Z僅與觸發(fā)器的狀態(tài)Qn有關(guān)，而與外部輸入X無(wú)關(guān)。 6.2 時(shí)序邏輯電路的一般分析方法 一 分析時(shí)序邏輯電路的一般步驟 1根據(jù)給定的時(shí)序電路圖寫出下列各邏輯方程式： （1）各觸發(fā)器的時(shí)鐘方程。 （2）時(shí)序電路的輸出方程。 （3）各觸發(fā)器的驅(qū)

3、動(dòng)方程。 2將驅(qū)動(dòng)方程代入相應(yīng)觸發(fā)器的特性方程，求得各觸發(fā)器的次態(tài)方程，也就是時(shí)序邏輯電路的狀態(tài)方程。 3根據(jù)狀態(tài)方程和輸出方程，列出該時(shí)序電路的狀態(tài)表，畫出狀態(tài)圖或時(shí)序圖。 4根據(jù)電路的狀態(tài)表或狀態(tài)圖說(shuō)明給定時(shí)序邏輯電路的邏輯功能。 下面舉例說(shuō)明時(shí)序邏輯電路的具體分析方法。 二同步時(shí)序邏輯電路的分析舉例 例6.2.1：試分析圖6.2.2所示的時(shí)序邏輯電路圖6.2.2 例6.2.1的邏輯電路圖解：由于圖6.2.2為同步時(shí)序邏輯電路，圖中的兩個(gè)觸發(fā)器都接至同一個(gè)時(shí)鐘脈沖源CP，所以各觸發(fā)器的時(shí)鐘方程可以不寫。（1）寫出輸出方程： （6.1.5）（2）寫出驅(qū)動(dòng)方程： （6.1.6a） （6.1.6

4、b）（3）寫出JK觸發(fā)器的特性方程，然后將各驅(qū)動(dòng)方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程： （6.1.7a） （6.1.7b）（4）作狀態(tài)轉(zhuǎn)換表及狀態(tài)圖由于輸入控制信號(hào)X可取1，也可取0，所以分兩種情況列狀態(tài)轉(zhuǎn)換表和畫狀態(tài)圖。 當(dāng)X=0時(shí)。 將X=0代入輸出方程（6.1.5）和觸發(fā)器的次態(tài)方程（6.1.7），則輸出方程簡(jiǎn)化為：；觸發(fā)器的次態(tài)方程簡(jiǎn)化為： ，。 設(shè)電路的現(xiàn)態(tài)為，依次代入上述觸發(fā)器的次態(tài)方程和輸出方程中進(jìn)行計(jì)算，得到電路的狀態(tài)轉(zhuǎn)換表如表6.2.1所示。根據(jù)表6.2.1所示的狀態(tài)轉(zhuǎn)換表可得狀態(tài)轉(zhuǎn)換圖如圖6.2.3所示。 表6.2.1 X=0時(shí)的狀態(tài)表現(xiàn) 態(tài)次態(tài)輸出 Z0 0

5、0 11 00 11 00 0001 當(dāng)X=1時(shí)。輸出方程簡(jiǎn)化為：；觸發(fā)器的次態(tài)方程簡(jiǎn)化為： ，計(jì)算可得電路的狀態(tài)轉(zhuǎn)換表如表6.2.2所示，狀態(tài)圖如圖6.2.4所示。表6.2.2 X=1時(shí)的狀態(tài)表現(xiàn) 態(tài)次態(tài)輸出 Y0 01 00 11 00 10 0100將圖6.2.3和圖6.2.4合并起來(lái)，就是電路完整的狀態(tài)圖，如圖6.2.5所示。（5）畫時(shí)序波形圖。如圖6.2.6所示。圖6.2.6 例6.2.1電路的時(shí)序波形圖（6）邏輯功能分析該電路一共有3個(gè)狀態(tài)00、01、10。當(dāng)X=0時(shí)，按照加1規(guī)律從00011000循環(huán)變化，并每當(dāng)轉(zhuǎn)換為10狀態(tài)（最大數(shù)）時(shí)，輸出Z=1。當(dāng)X=1時(shí)，按照減1規(guī)律從1

6、0010010循環(huán)變化，并每當(dāng)轉(zhuǎn)換為00狀態(tài)（最小數(shù)）時(shí)，輸出Z=1。所以該電路是一個(gè)可控的3進(jìn)制計(jì)數(shù)器，當(dāng)X=0時(shí)，作加法計(jì)數(shù)，Z是進(jìn)位信號(hào)；當(dāng)X=1時(shí)，作減法計(jì)數(shù)，Z是借位信號(hào)。 三異步時(shí)序邏輯電路的分析舉例 由于在異步時(shí)序邏輯電路中，沒(méi)有統(tǒng)一的時(shí)鐘脈沖，因此，分析時(shí)必須寫出時(shí)鐘方程。 例6.2.2：試分析圖6.2.7所示的時(shí)序邏輯電路圖6.2.7 例6.2.2的邏輯電路圖解：（1）寫出各邏輯方程式。 時(shí)鐘方程： CP0=CP （時(shí)鐘脈沖源的上升沿觸發(fā)。） CP1=Q0 （當(dāng)FF0的Q0由01時(shí)，Q1才可能改變狀態(tài)，否則Q1將保持原狀態(tài)不變。） 輸出方程： （6.1.8） 各觸發(fā)器的驅(qū)動(dòng)方

7、程： （6.1.9）（2）將各驅(qū)動(dòng)方程代入D觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程： （CP由01時(shí)此式有效） （6.1.10a） （Q0由01時(shí)此式有效） （6.1.10b）（3）作狀態(tài)轉(zhuǎn)換表、狀態(tài)圖、時(shí)序圖表6.2.3 例6.2.2電路的狀態(tài)轉(zhuǎn)換表現(xiàn)態(tài)次態(tài)輸出時(shí)鐘脈沖 ZCP1 CP00 01 11 00 11 11 00 1 0 01000 0 0 根據(jù)狀態(tài)轉(zhuǎn)換表可得狀態(tài)轉(zhuǎn)換圖如圖6.2.8所示，時(shí)序圖如圖6.2.9所示。 圖6.2.8 例6.2.2電路的狀態(tài)圖 圖6.2.9 例6.2.2電路的時(shí)序圖 （5）邏輯功能分析 由狀態(tài)圖可知：該電路一共有4個(gè)狀態(tài)00、01、10、11，在時(shí)鐘脈

8、沖作用下，按照減1規(guī)律循環(huán)變化，所以是一個(gè)4進(jìn)制減法計(jì)數(shù)器，Z是借位信號(hào)。6.3 計(jì)數(shù)器 計(jì)數(shù)器用以統(tǒng)計(jì)輸入脈沖CP個(gè)數(shù)的電路。 計(jì)數(shù)器的分類：按計(jì)數(shù)進(jìn)制可分為二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器。非二進(jìn)制計(jì)數(shù)器中最典型的是十進(jìn)制計(jì)數(shù)器。按數(shù)字的增減趨勢(shì)可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和可逆計(jì)數(shù)器。 按計(jì)數(shù)器中觸發(fā)器翻轉(zhuǎn)是否與計(jì)數(shù)脈沖同步分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。 一二進(jìn)制計(jì)數(shù)器 1二進(jìn)制異步計(jì)數(shù)器 （1）二進(jìn)制異步加法計(jì)數(shù)器。圖6.3.1所示為由4個(gè)下降沿觸發(fā)的JK觸發(fā)器組成的4位異步二進(jìn)制加法計(jì)數(shù)器的邏輯圖。圖中JK觸發(fā)器都接成T觸發(fā)器（即J=K=1）。最低位觸發(fā)器FF0的時(shí)鐘脈沖輸入端接計(jì)數(shù)脈沖C

9、P，其他觸發(fā)器的時(shí)鐘脈沖輸入端接相鄰低位觸發(fā)器的Q端。圖6.3.1 由JK觸發(fā)器組成的4位異步二進(jìn)制加法計(jì)數(shù)器的邏輯圖由于該電路的連線簡(jiǎn)單且規(guī)律性強(qiáng)，無(wú)須用前面介紹的分析步驟進(jìn)行分析，只需作簡(jiǎn)單的觀察與分析就可畫出時(shí)序波形圖或狀態(tài)圖，這種分析方法稱為“觀察法”。 用“觀察法”作出該電路的時(shí)序波形圖如圖6.3.2所示，狀態(tài)圖如圖6.3.3所示。由狀態(tài)圖可見，從初態(tài)0000（由清零脈沖所置）開始，每輸入一個(gè)計(jì)數(shù)脈沖，計(jì)數(shù)器的狀態(tài)按二進(jìn)制加法規(guī)律加1，所以是二進(jìn)制加法計(jì)數(shù)器（4位）。又因?yàn)樵撚?jì)數(shù)器有00001111共16個(gè)狀態(tài)，所以也稱16進(jìn)制（1位）加法計(jì)數(shù)器或模16（M=16）加法計(jì)數(shù)器。圖6.

10、3.2 圖6.3.1所示電路的時(shí)序圖 圖6.3.3 圖6.3.1所示電路的狀態(tài)圖另外，從時(shí)序圖可以看出，Q0、Ql、Q2、Q3的周期分別是計(jì)數(shù)脈沖(CP)周期的2倍、4倍、8倍、16倍，也就是說(shuō)，Q0、Ql、Q2、Q3分別對(duì)CP波形進(jìn)行了二分頻、四分頻、八分頻、十六分頻，因而計(jì)數(shù)器也可作為分頻器。異步二進(jìn)制計(jì)數(shù)器結(jié)構(gòu)簡(jiǎn)單，改變級(jí)聯(lián)觸發(fā)器的個(gè)數(shù)，可以很方便地改變二進(jìn)制計(jì)數(shù)器的位數(shù)，n個(gè)觸發(fā)器構(gòu)成n位二進(jìn)制計(jì)數(shù)器或模2n計(jì)數(shù)器，或2n分頻器。 （2）二進(jìn)制異步減法計(jì)數(shù)器 將圖6.3.1所示電路中FF1、FF2、FF3的時(shí)鐘脈沖輸入端改接到相鄰低位觸發(fā)器的端就可構(gòu)成二進(jìn)制異步減法計(jì)數(shù)器，其工作原理請(qǐng)

11、讀者自行分析。圖6.3.4所示是用4個(gè)上升沿觸發(fā)的D觸發(fā)器組成的4位異步二進(jìn)制減法計(jì)數(shù)器的邏輯圖。圖6.3.4 D觸發(fā)器組成的4位異步二進(jìn)制減法計(jì)數(shù)器的邏輯圖從圖6.3.1和圖6.3.6可見，用JK觸發(fā)器和D觸發(fā)器都可以很方便地組成二進(jìn)制異步計(jì)數(shù)器。方法是先將觸發(fā)器都接成T觸發(fā)器，然后根據(jù)加、減計(jì)數(shù)方式及觸發(fā)器為上升沿還是下降沿觸發(fā)來(lái)決定各觸發(fā)器之間的連接方式。圖6.3.5 圖6.3.4電路的時(shí)序圖圖6.3.6 圖6.3.4電路的狀態(tài)圖 在二進(jìn)制異步計(jì)數(shù)器中，高位觸發(fā)器的狀態(tài)翻轉(zhuǎn)必須在相鄰觸發(fā)器產(chǎn)生進(jìn)位信號(hào)（加計(jì)數(shù)）或借位信號(hào)（減計(jì)數(shù)）之后才能實(shí)現(xiàn)，所以異步計(jì)數(shù)器的工作速度較低。為了提高計(jì)數(shù)速

12、度，可采用同步計(jì)數(shù)器。 2二進(jìn)制同步計(jì)數(shù)器 （1）二進(jìn)制同步加法計(jì)數(shù)器圖6.3.7所示為由4個(gè)JK觸發(fā)器組成的4位同步二進(jìn)制加法計(jì)數(shù)器的邏輯圖。圖中各觸發(fā)器的時(shí)鐘脈沖輸入端接同一計(jì)數(shù)脈沖CP，顯然，這是一個(gè)同步時(shí)序電路。各觸發(fā)器的驅(qū)動(dòng)方程分別為： J0=K0=1， J1=K1=Q0， J2=K2=Q0Q1， J3=K3=Q0Q1Q2圖6.3.7 4位同步二進(jìn)制加法計(jì)數(shù)器的邏輯圖由于該電路的驅(qū)動(dòng)方程規(guī)律性較強(qiáng)，也只需用“觀察法”就可畫出時(shí)序波形圖或狀態(tài)表。表6.3.1 圖6.3.7所示4位二進(jìn)制同步加法計(jì)數(shù)器的狀態(tài)表計(jì)數(shù)脈沖序號(hào)電 路 狀 態(tài)等效十進(jìn)制數(shù)Q3 Q2 Q1 Q00123456789

13、101112131415160 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 001234567891011121314150由于同步計(jì)數(shù)器的計(jì)數(shù)脈沖CP同時(shí)接到各位觸發(fā)器的時(shí)鐘脈沖輸入端，當(dāng)計(jì)數(shù)脈沖到來(lái)時(shí)，應(yīng)該翻轉(zhuǎn)的觸發(fā)器同時(shí)翻轉(zhuǎn)，所以速度比異步計(jì)數(shù)器高，但電路結(jié)構(gòu)比異步計(jì)數(shù)器復(fù)雜。 （2）二進(jìn)制同步減法計(jì)數(shù)器4位二進(jìn)制同步減法計(jì)數(shù)器的狀態(tài)表如表6.3.2所示，分析其翻轉(zhuǎn)規(guī)律并與4位二進(jìn)制同步加法計(jì)數(shù)器相比較

14、，很容易看出，只要將圖6.3.7所示電路的各觸發(fā)器的驅(qū)動(dòng)方程改為： J0=K0=1 J1=K1= J2=K2= J3=K3=就構(gòu)成了4位二進(jìn)制同步減法計(jì)數(shù)器。 表6.3.2 4位二進(jìn)制同步減法計(jì)數(shù)器的狀態(tài)表計(jì)數(shù)脈沖序號(hào)電 路 狀 態(tài)等效十進(jìn)制數(shù)Q3 Q2 Q1 Q00123456789101112131415160 0 0 01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 11 0 1 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 001514131211109876543210

15、（3）二進(jìn)制同步可逆計(jì)數(shù)器既能作加計(jì)數(shù)又能作減計(jì)數(shù)的計(jì)數(shù)器稱為可逆計(jì)數(shù)器。將前面介紹的4位二進(jìn)制同步加法計(jì)數(shù)器和減法計(jì)數(shù)器合并起開，并引入一加/減控制信號(hào)X便構(gòu)成4位二進(jìn)制同步可逆計(jì)數(shù)器，如圖6.3.8所示。由圖可知，各觸發(fā)器的驅(qū)動(dòng)方程為： J0=K0=1 J1=K1= J2=K2=J3=K3=圖6.3.8 二進(jìn)制可逆計(jì)數(shù)器的邏輯圖 當(dāng)控制信號(hào)X=1時(shí)，F(xiàn)F1FF3中的各J、K端分別與低位各觸發(fā)器的Q端相連，作加法計(jì)數(shù)；當(dāng)控制信號(hào)X=0時(shí)，F(xiàn)F1FF3中的各J、K端分別與低位各觸發(fā)器的端相連，作減法計(jì)數(shù)，實(shí)現(xiàn)了可逆計(jì)數(shù)器的功能。 3集成二進(jìn)制計(jì)數(shù)器舉例（1）4位二進(jìn)制同步加法計(jì)數(shù)器74161表

16、6.3.3 74161的功能表清零預(yù)置使能時(shí)鐘預(yù)置數(shù)據(jù)輸入輸出工作模式RDLDEP ETCPD3 D2 D1 D0Q3 Q2 Q1 Q001111×0111× ×× ×0 ×× 01 1×××× × × ×d3 d2 d1 d0× × × ×× × × ×× × × ×0 0 0 0d3 d2 d1 d0保 持保 持計(jì) 數(shù)異步清零同步置數(shù)

17、數(shù)據(jù)保持?jǐn)?shù)據(jù)保持加法計(jì)數(shù)由表可知，74161具有以下功能： 異步清零。當(dāng)RD0時(shí)，不管其他輸入端的狀態(tài)如何，不論有無(wú)時(shí)鐘脈沖CP，計(jì)數(shù)器輸出將被直接置零（Q3Q2QlQ00000），稱為異步清零。 同步并行預(yù)置數(shù)。當(dāng)RD1、LD0時(shí)，在輸入時(shí)鐘脈沖CP上升沿的作用下，并行輸入端的數(shù)據(jù)d3d2d1d0被置入計(jì)數(shù)器的輸出端，即Q3Q2QlQ0d3d2d1d0。由于這個(gè)操作要與CP上升沿同步，所以稱為同步預(yù)置數(shù)。 計(jì)數(shù)。當(dāng)RDLDEPET1時(shí)，在CP端輸入計(jì)數(shù)脈沖，計(jì)數(shù)器進(jìn)行二進(jìn)制加法計(jì)數(shù)。 保持。當(dāng)RDLD1，且0，即兩個(gè)使能端中有0時(shí)，則計(jì)數(shù)器保持原來(lái)的狀態(tài)不變。這時(shí)，如EP0、ET1，則進(jìn)位輸

18、出信號(hào)RCO保持不變；如ET0則不管EP狀態(tài)如何，進(jìn)位輸出信號(hào)RCO為低電平0。圖6.3.11 74161的時(shí)序圖（2）4位二進(jìn)制同步可逆計(jì)數(shù)器74191圖6.3.12（a）是集成4位二進(jìn)制同步可逆計(jì)數(shù)器7419l的邏輯功能示意圖，（b）是其引腳排列圖。其中LD是異步預(yù)置數(shù)控制端，D3、D2、D1、D0是預(yù)置數(shù)據(jù)輸入端；EN是使能端，低電平有效；D/是加/減控制端，為0時(shí)作加法計(jì)數(shù)，為1時(shí)作減法計(jì)數(shù)；MAX/MIN是最大/最小輸出端，RCO是進(jìn)位/借位輸出端。圖6.3.12 7419l的邏輯功能示意圖及引腳圖 （a）邏輯功能示意圖 （b）引腳圖表6.3.4 74191的功能表預(yù)置使能加/減控制

19、時(shí)鐘預(yù)置數(shù)據(jù)輸入輸出工作模式LDEND/CPD3 D2 D1 D0Q3 Q2 Q1 Q00111×100× × 0 1 ××d3 d2 d1 d0× × × ×× × × ×× × × ×d3 d2 d1 d0保 持加法計(jì)數(shù)減法計(jì)數(shù)異步置數(shù)數(shù)據(jù)保持加法計(jì)數(shù)減法計(jì)數(shù) 表6.3.4是7419l的功能表。由表可知，74191具有以下功能： 異步置數(shù)。當(dāng)LD0時(shí)，不管其他輸入端的狀態(tài)如何，不論有無(wú)時(shí)鐘脈沖CP，并行輸入端的數(shù)據(jù)d3d2

20、d1d0被直接置入計(jì)數(shù)器的輸出端，即Q3Q2QlQ0d3d2d1d0。由于該操作不受CP控制，所以稱為異步置數(shù)。注意該計(jì)數(shù)器無(wú)清零端，需清零時(shí)可用預(yù)置數(shù)的方法置零。 保持。當(dāng)LD1且EN1時(shí)，則計(jì)數(shù)器保持原來(lái)的狀態(tài)不變。 計(jì)數(shù)。當(dāng)LD1且EN0時(shí)，在CP端輸入計(jì)數(shù)脈沖，計(jì)數(shù)器進(jìn)行二進(jìn)制計(jì)數(shù)。當(dāng)D/=0時(shí)作加法計(jì)數(shù)；當(dāng)D/=1時(shí)作減法計(jì)數(shù)。另外，該電路還有最大/最小控制端MAX/MIN和進(jìn)位/借位輸出端RCO。它們的邏輯表達(dá)式為：MAX/MIN=RCO=即當(dāng)加法計(jì)數(shù)，計(jì)到最大值1111時(shí)，MAX/MIN端輸出1，如果此時(shí)CP=0，則RCO=0，發(fā)一個(gè)進(jìn)位信號(hào)；當(dāng)減法計(jì)數(shù)，計(jì)到最小值0000時(shí)，M

21、AX/MIN端也輸出1。如果此時(shí)CP=0，則RCO=0，發(fā)一個(gè)借位信號(hào)。二非二進(jìn)制計(jì)數(shù)器 N進(jìn)制計(jì)數(shù)器又稱模N計(jì)數(shù)器，當(dāng)N=2n時(shí)，就是前面討論的n位二進(jìn)制計(jì)數(shù)器；當(dāng)N2n時(shí)，為非二進(jìn)制計(jì)數(shù)器。非二進(jìn)制計(jì)數(shù)器中最常用的是十進(jìn)制計(jì)數(shù)器，下面討論8421BCD碼十進(jìn)制計(jì)數(shù)器。 18421BCD碼同步十進(jìn)制加法計(jì)數(shù)器圖6.3.14所示為由4個(gè)下降沿觸發(fā)的JK觸發(fā)器組成的8421BCD碼同步十進(jìn)制加法計(jì)數(shù)器的邏輯圖。用前面介紹的同步時(shí)序邏輯電路分析方法對(duì)該電路進(jìn)行分析：（1）寫出驅(qū)動(dòng)方程： （2）寫出JK觸發(fā)器的特性方程，然后將各驅(qū)動(dòng)方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程： 圖6.3.14

22、 8421BCD碼同步十進(jìn)制加法計(jì)數(shù)器的邏輯圖（3）作狀態(tài)轉(zhuǎn)換表。設(shè)初態(tài)為Q3Q2Q1Q0=0000，代入次態(tài)方程進(jìn)行計(jì)算，得狀態(tài)轉(zhuǎn)換表如表6.3.5所示。表6.3.5 圖6.3.14電路的狀態(tài)表 計(jì)數(shù)脈沖序號(hào)現(xiàn) 態(tài)次態(tài) 01234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 （4）作狀態(tài)圖及時(shí)序圖。根據(jù)狀態(tài)轉(zhuǎn)換表作出電路的狀態(tài)圖如圖6.3.15所示，

23、時(shí)序圖如圖6.3.16所示。由狀態(tài)表、狀態(tài)圖或時(shí)序圖可見，該電路為一8421BCD碼十進(jìn)制加法計(jì)數(shù)器。圖6.3.15 圖6.3.14的狀態(tài)圖圖6.3.16 圖6.3.14的時(shí)序圖（5）檢查電路能否自啟動(dòng)。由于圖6.3.14所示的電路中有4個(gè)觸發(fā)器，它們的狀態(tài)組合共有16種，而在8421BCD碼計(jì)數(shù)器中只用了10種，稱為有效狀態(tài)，其余6種狀態(tài)稱為無(wú)效狀態(tài)。在實(shí)際工作中，當(dāng)由于某種原因，使計(jì)數(shù)器進(jìn)入無(wú)效狀態(tài)時(shí)，如果能在時(shí)鐘信號(hào)作用下，最終進(jìn)入有效狀態(tài)，我們就稱該電路具有自啟動(dòng)能力。用同樣的分析的方法分別求出6種無(wú)效狀態(tài)下的次態(tài)，補(bǔ)充到狀態(tài)圖中，得到完整的狀態(tài)轉(zhuǎn)換圖，可見，電路能夠自啟動(dòng)。 圖6.3

24、.17 圖6.3.14完整的狀態(tài)圖28421BCD碼異步十進(jìn)制加法計(jì)數(shù)器圖6.3.18所示為由4個(gè)下降沿觸發(fā)的JK觸發(fā)器組成的8421BCD碼異步十進(jìn)制加法計(jì)數(shù)器的邏輯圖。用前面介紹的異步時(shí)序邏輯電路分析方法對(duì)該電路進(jìn)行分析： 圖6.3.18 8421BCD碼異步十進(jìn)制加法計(jì)數(shù)器的邏輯圖（1）寫出各邏輯方程式。時(shí)鐘方程： CP0=CP （時(shí)鐘脈沖源的上升沿觸發(fā)。） CP1=Q0 （當(dāng)FF0的Q0由10時(shí)，Q1才可能改變狀態(tài)，否則Q1將保持原狀態(tài)不變。） CP2=Q1 （當(dāng)FF1的Q1由10時(shí)，Q2才可能改變狀態(tài)，否則Q2將保持原狀態(tài)不變。） CP3=Q0 （當(dāng)FF0的Q0由10時(shí)，Q3才可能改

25、變狀態(tài)，否則Q3將保持原狀態(tài)不變。）各觸發(fā)器的驅(qū)動(dòng)方程： （2）將各驅(qū)動(dòng)方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程： （CP由10時(shí)此式有效） （Q0由10時(shí)此式有效） （Q1由10時(shí)此式有效） （Q0由10時(shí)此式有效）（3）作狀態(tài)轉(zhuǎn)換表。設(shè)初態(tài)為Q3Q2Q1Q0=0000，代入次態(tài)方程進(jìn)行計(jì)算，得狀態(tài)轉(zhuǎn)換表如表6.3.6所示。表6.3.6 圖6.3.14電路的狀態(tài)表 計(jì)數(shù)脈沖序號(hào)現(xiàn) 態(tài)次態(tài)時(shí)鐘脈沖 CP3 CP2 CP1 CP001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0

26、10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 3集成十進(jìn)制計(jì)數(shù)器舉例 （1）8421BCD碼同步加法計(jì)數(shù)器74160其功能表如表6.3.7所示。各功能實(shí)現(xiàn)的具體情況參見74161的邏輯圖。其中進(jìn)位輸出端RCO的邏輯表達(dá)式為： RCO=圖6.3.19 74160的邏輯功能示意圖和引腳圖 （a）邏輯功能示意圖 （b）引腳圖表6.3.7 74160的功能表清零預(yù)置使能時(shí)鐘預(yù)置數(shù)據(jù)輸入輸出工作模式RDLDEP ETCPD3 D2 D1

27、D0Q3 Q2 Q1 Q001111×0111× ×× ×0 ×× 01 1×××× × × ×d3 d2 d1 d0× × × ×× × × ×× × × ×0 0 0 0d3 d2 d1 d0保 持保 持十進(jìn)制計(jì)數(shù)異步清零同步置數(shù)數(shù)據(jù)保持?jǐn)?shù)據(jù)保持加法計(jì)數(shù) （2）二五十進(jìn)制異步加法計(jì)數(shù)器7429074290的邏輯圖如圖6.3.20（a）

28、所示。它包含一個(gè)獨(dú)立的1位二進(jìn)制計(jì)數(shù)器和一個(gè)獨(dú)立的異步五進(jìn)制計(jì)數(shù)器。二進(jìn)制計(jì)數(shù)器的時(shí)鐘輸入端為CP1，輸出端為Q0；五進(jìn)制計(jì)數(shù)器的時(shí)鐘輸入端為CP2，輸出端為Q1、Q2、Q3。如果將Q0與CP2相連，CP1作時(shí)鐘脈沖輸入端，Q0Q3作輸出端，則為8421BCD碼十進(jìn)制計(jì)數(shù)器。 圖6.3.20 二五十進(jìn)制異步加法計(jì)數(shù)器74290 表6.3.8 74290的功能表復(fù)位輸入置位輸入時(shí)鐘輸出工作模式R0（1） R0（2）R9（1） R9（2）CPQ3 Q2 Q1 Q01 11 10 ×× 0××0 0 0 00 0 0 0異步清零× ×1 1

29、×1 0 0 1異步置數(shù)0 ×0 ×× 0× 00 ×× 00 ×× 0計(jì) 數(shù)計(jì) 數(shù)計(jì) 數(shù)計(jì) 數(shù)加法計(jì)數(shù) 表6.3.8是74290的功能表。由表可知，74290具有以下功能： 異步清零。當(dāng)復(fù)位輸入端R0（1）R0（2）1，且置位輸入0時(shí)，不論有無(wú)時(shí)鐘脈沖CP，計(jì)數(shù)器輸出將被直接置零。 異步置數(shù)。當(dāng)置位輸入R9（1）R9（2）1時(shí)，無(wú)論其他輸入端狀態(tài)如何，計(jì)數(shù)器輸出將被直接置9（即Q3Q2QlQ01001）。 計(jì)數(shù)。當(dāng)0，且0時(shí)，在計(jì)數(shù)脈沖（下降沿）作用下，進(jìn)行二五十進(jìn)制加法計(jì)數(shù)。 三集成計(jì)數(shù)器的應(yīng)用 1計(jì)

30、數(shù)器的級(jí)聯(lián) 兩個(gè)模N計(jì)數(shù)器級(jí)聯(lián)，可實(shí)現(xiàn)N×N的計(jì)數(shù)器。 （1）同步級(jí)聯(lián)。圖6.3.21是用兩片4位二進(jìn)制加法計(jì)數(shù)器74161采用同步級(jí)聯(lián)方式構(gòu)成的8位二進(jìn)制同步加法計(jì)數(shù)器，模為16×16=256。 圖6.3.21 74161同步級(jí)聯(lián)組成8位二進(jìn)制加法計(jì)數(shù)器 （2）異步級(jí)聯(lián)。用兩片74191采用異步級(jí)聯(lián)方式構(gòu)成的8位二進(jìn)制異步可逆計(jì)數(shù)器如圖6.3.22所示。圖6.3.22 74191異步級(jí)聯(lián)組成8位二進(jìn)制可逆計(jì)數(shù)器有的集成計(jì)數(shù)器沒(méi)有進(jìn)位/借位輸出端，這時(shí)可根據(jù)具體情況，用計(jì)數(shù)器的輸出信號(hào)Q3、Q2、Q1、Q0產(chǎn)生一個(gè)進(jìn)位/借位。如用兩片二五十進(jìn)制異步加法計(jì)數(shù)器74290采用異

31、步級(jí)聯(lián)方式組成的二位8421BCD碼十進(jìn)制加法計(jì)數(shù)器如圖6.3.23所示，模為10×10=100。圖6.3.23 74290異步級(jí)聯(lián)組成100進(jìn)制計(jì)數(shù)器 2組成任意進(jìn)制計(jì)數(shù)器市場(chǎng)上能買到的集成計(jì)數(shù)器一般為二進(jìn)制和8421BCD碼十進(jìn)制計(jì)數(shù)器，如果需要其他進(jìn)制的計(jì)數(shù)器，可用現(xiàn)有的二進(jìn)制或十進(jìn)制計(jì)數(shù)器，利用其清零端或預(yù)置數(shù)端，外加適當(dāng)?shù)拈T電路連接而成。（1）異步清零法。適用于具有異步清零端的集成計(jì)數(shù)器。圖6.3.24（a）所示是用集成計(jì)數(shù)器74161和與非門組成的6進(jìn)制計(jì)數(shù)器。圖6.3.24 異步清零法組成6進(jìn)制計(jì)數(shù)器 （2）同步清零法。適用于具有同步清零端的集成計(jì)數(shù)器。圖6.3.25（

32、a）所示是用集成計(jì)數(shù)器74163和與非門組成的6進(jìn)制計(jì)數(shù)器。圖6.3.25 同步清零法組成6進(jìn)制計(jì)數(shù)器 （3）異步預(yù)置數(shù)法。適用于具有異步預(yù)置端的集成計(jì)數(shù)器。圖6.3.26（a）所示是用集成計(jì)數(shù)器74191和與非門組成的10進(jìn)制計(jì)數(shù)器。該電路的有效狀態(tài)是00111100，共10個(gè)狀態(tài)，可作為余3碼計(jì)數(shù)器。圖6.3.26 異步置數(shù)法組成余3碼十進(jìn)制計(jì)數(shù)器 （4）同步預(yù)置數(shù)法。適用于具有同步預(yù)置端的集成計(jì)數(shù)器。圖6.3.27（a）所示是用集成計(jì)數(shù)器74160和與非門組成的7進(jìn)制計(jì)數(shù)器。綜上所述，改變集成計(jì)數(shù)器的?？捎们辶惴?，也可用預(yù)置數(shù)法。清零法比較簡(jiǎn)單，預(yù)置數(shù)法比較靈活。但不管用那種方法，都應(yīng)首

33、先搞清所用集成組件的清零端或預(yù)置端是異步還是同步工作方式，根據(jù)不同的工作方式選擇合適的清零信號(hào)或預(yù)置信號(hào)。 例6.3.1 用74160組成48進(jìn)制計(jì)數(shù)器。 解：因?yàn)镹48，而74160為模10計(jì)數(shù)器，所以要用兩片74160構(gòu)成此計(jì)數(shù)器。先將兩芯片采用同步級(jí)聯(lián)方式連接成100進(jìn)制計(jì)數(shù)器，然后再借助74160異步清零功能，在輸入第48個(gè)計(jì)數(shù)脈沖后，計(jì)數(shù)器輸出狀態(tài)為0100 1000時(shí)，高位片（2）的Q2和低位片（1）的Q3同時(shí)為1，使與非門輸出0，加到兩芯片異步清零端上，使計(jì)數(shù)器立即返回0000 0000狀態(tài)，狀態(tài)0100 1000僅在極短的瞬間出現(xiàn)，為過(guò)渡狀態(tài)，這樣，就組成了48進(jìn)制計(jì)數(shù)器，其邏

34、輯電路如圖6.3.28所示。圖6.3.28 例6.3.1的邏輯電路圖 3組成分頻器前面提到，模N計(jì)數(shù)器進(jìn)位輸出端輸出脈沖的頻率是輸入脈沖頻率的1/N，因此可用模N計(jì)數(shù)器組成N分頻器。 例6.3.2 某石英晶體振蕩器輸出脈沖信號(hào)的頻率為32768Hz，用74161組成分頻器，將其分頻為頻率為1Hz的脈沖信號(hào)。 解： 因?yàn)?2768=215，經(jīng)15級(jí)二分頻，就可獲得頻率為1Hz的脈沖信號(hào)。因此將四片74161級(jí)聯(lián)，從高位片（4）的Q2輸出即可，其邏輯電路如圖6.3.29所示。圖6.3.29 例6.3.2的邏輯電路圖4組成序列信號(hào)發(fā)生器序列信號(hào)是在時(shí)鐘脈沖作用下產(chǎn)生的一串周期性的二進(jìn)制信號(hào)。圖6.3

35、.30是用74161及門電路構(gòu)成的序列信號(hào)發(fā)生器。其中74161與G1構(gòu)成了一個(gè)模5計(jì)數(shù)器，且Z=。在CP作用下，計(jì)數(shù)器的狀態(tài)變化如表6.3.9所示。由于Z=，故不同狀態(tài)下的輸出如該表的右列所示。因此，這是一個(gè)01010序列信號(hào)發(fā)生器，序列長(zhǎng)度P=5。 表6.3.9 狀態(tài)表現(xiàn) 態(tài)次態(tài)輸出 Z0 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 001010 圖6.3.30 計(jì)數(shù)器組成序列信號(hào)發(fā)生器用計(jì)數(shù)器輔以數(shù)據(jù)選擇器可以方便地構(gòu)成各種序列發(fā)生器。構(gòu)成的方法如下：第一步 構(gòu)成一個(gè)模P計(jì)數(shù)器；第二步 選擇適當(dāng)?shù)臄?shù)據(jù)選擇器，把欲產(chǎn)生的序列按規(guī)定的順序加在

36、數(shù)據(jù)選擇器的數(shù)據(jù)輸入端，把地址輸入端與計(jì)數(shù)器的輸出端適當(dāng)?shù)剡B接在一起。例6.3.3 試用計(jì)數(shù)器74161和數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)01100011序列發(fā)生器。解：由于序列長(zhǎng)度P=8，故將74161構(gòu)成模8計(jì)數(shù)器，并選用數(shù)據(jù)選擇器74151產(chǎn)生所需序列，從而得電路如圖6.3.31所示。 圖6.3.31 計(jì)數(shù)器和數(shù)據(jù)選擇器組成序列信號(hào)發(fā)生器5組成脈沖分配器 脈沖分配器是數(shù)字系統(tǒng)中定時(shí)部件的組成部分，它在時(shí)鐘脈沖作用下，順序地使每個(gè)輸出端輸出節(jié)拍脈沖，用以協(xié)調(diào)系統(tǒng)各部分的工作。圖6.3.32（a）為一個(gè)由計(jì)數(shù)器74161和譯碼器74138組成的脈沖分配器。74161構(gòu)成模8計(jì)數(shù)器，輸出狀態(tài)Q2Q1Q0在0

37、00111之間循環(huán)變化，從而在譯碼器輸出端Y0Y7分別得到圖6.3.32（b）所示的脈沖序列。6.4 數(shù)碼寄存器與移位寄存器 一 數(shù)碼寄存器數(shù)碼寄存器存儲(chǔ)二進(jìn)制數(shù)碼的時(shí)序電路組件，它具有接收和寄存二進(jìn)制數(shù)碼的邏輯功能。前面介紹的各種集成觸發(fā)器，就是一種可以存儲(chǔ)一位二進(jìn)制數(shù)的寄存器，用n個(gè)觸發(fā)器就可以存儲(chǔ)n位二進(jìn)制數(shù)。 圖6.4.1（a）所示是由D觸發(fā)器組成的4位集成寄存器74LSl75的邏輯電路圖，其引腳圖如圖6.4.1（b）所示。其中，RD是異步清零控制端。D0D3是并行數(shù)據(jù)輸入端，CP為時(shí)鐘脈沖端，Q0Q3是并行數(shù)據(jù)輸出端，是是反碼數(shù)據(jù)輸出端。該電路的數(shù)碼接收過(guò)程為：將需要存儲(chǔ)的四位二進(jìn)制

38、數(shù)碼送到數(shù)據(jù)輸入端D0D3，在CP端送一個(gè)時(shí)鐘脈沖，脈沖上升沿作用后，四位數(shù)碼并行地出現(xiàn)在四個(gè)觸發(fā)器Q端。74LS175的功能示于表6.4.1中。圖6.4.1 4位集成寄存器74LSl75 （a）邏輯圖 （b）引腳排列表6.4.1 74LS175的功能表清零時(shí)鐘輸 入輸 出工作模式RDCPD0 D1 D2 D3Q0 Q1 Q2 Q30111×10× × × ×D0 D1 D2 D3× × × ×× × × ×0 0 0 0D0 D1 D2 D3保 持保 持 異步清零

39、數(shù)碼寄存數(shù)據(jù)保持?jǐn)?shù)據(jù)保持 二移位寄存器移位寄存器不但可以寄存數(shù)碼，而且在移位脈沖作用下，寄存器中的數(shù)碼可根據(jù)需要向左或向右移動(dòng)1位。移位寄存器也是數(shù)字系統(tǒng)和計(jì)算機(jī)中應(yīng)用很廣泛的基本邏輯部件。1單向移位寄存器（1）4位右移寄存器。 設(shè)移位寄存器的初始狀態(tài)為0000，串行輸入數(shù)碼DI=1101，從高位到低位依次輸入。在4個(gè)移位脈沖作用后，輸入的4位串行數(shù)碼1101全部存入了寄存器中。電路的狀態(tài)表如表6.4.2所示，時(shí)序圖如圖6.4.3所示。 圖6.4.2 D觸發(fā)器組成的4位右移寄存器圖6.4.3 圖6.4.2電路 的時(shí)序圖表6.4.2 右移寄存器的狀態(tài)表移位脈沖輸入數(shù)碼輸 出CPDIQ0 Q1 Q

40、2 Q30123411010 0 0 01 0 0 01 1 0 00 1 1 01 0 1 1移位寄存器中的數(shù)碼可由Q3、Q2、Q1和Q0并行輸出，也可從Q3串行輸出。串行輸出時(shí)，要繼續(xù)輸入4個(gè)移位脈沖，才能將寄存器中存放的4位數(shù)碼1101依次輸出。圖6.4.3中第5到第8個(gè)CP脈沖及所對(duì)應(yīng)的Q3、Q2、Q1、Q0波形，就是將4位數(shù)碼1101串行輸出的過(guò)程。所以，移位寄存器具有串行輸入并行輸出和串行輸入串行輸出兩種工作方式。 （2）左移寄存器。圖6.4.4 D觸發(fā)器組成的4位左移寄存器 2雙向移位寄存器將圖6.4.2所示的右移寄存器和圖6.4.4所示的左移寄存器組合起來(lái)，并引入一控制端S便構(gòu)

41、成既可左移又可右移的雙向移位寄存器，如圖6.4.5所示。由圖可知該電路的驅(qū)動(dòng)方程為： 其中，DSR為右移串行輸入端，DSL為左移串行輸入端。當(dāng)S=1時(shí)，D0=DSR、D1=Q0、D2=Q1、D3=Q2，在CP脈沖作用下，實(shí)現(xiàn)右移操作；當(dāng)S=0時(shí)，D0=Q1、D1=Q2、D2=Q3、D3=DSL，在CP脈沖作用下，實(shí)現(xiàn)左移操作。圖6.4.5 D觸發(fā)器組成的4位雙向左移寄存器三集成移位寄存器7419474194是由四個(gè)觸發(fā)器組成的功能很強(qiáng)的四位移位寄存器，其功能表如表6.4.3所示。由表6.4.3可以看出74194具有如下功能。圖6.4.6 集成移位寄存器74194 （a）邏輯功能示意圖 （b）引

42、腳圖（1）異步清零。當(dāng)RD=0時(shí)即刻清零，與其他輸入狀態(tài)及CP無(wú)關(guān)。 （2）S1、S0是控制輸入。當(dāng)RD=1時(shí)74194有如下4種工作方式： 當(dāng)S1S0=00時(shí)，不論有無(wú)CP到來(lái)，各觸發(fā)器狀態(tài)不變，為保持工作狀態(tài)。 當(dāng)S1S0=01時(shí)，在CP的上升沿作用下，實(shí)現(xiàn)右移（上移）操作，流向是SRQ0Q1Q2Q3。當(dāng)S1S0=10時(shí)，在CP的上升沿作用下，實(shí)現(xiàn)左移（下移）操作，流向是SLQ3Q2Q1Q0。當(dāng)S1S0=11時(shí)，在CP的上升沿作用下，實(shí)現(xiàn)置數(shù)操作：D0Q0，D1Q1，D2Q2，D3Q3。表6.4.3 74194的功能表輸 入輸 出工作模式清零控制串行輸入時(shí)鐘并行輸入RDS1 S0DSL D

43、SRCPD0 D1 D2 D3Q0 Q1 Q2 Q30× ×× ××× × × ×0 0 0 0異步清零10 0× ××× × × × 保 持110 10 1× 1× 0× × × ×× × × ×1 0 右移，DSR為串行輸入，Q3為串行輸出111 01 01 × 0 × × × × &

44、#215;× × × × 1 0左移，DSL為串行輸入，Q0為串行輸出11 1× × D0 D1 D2 D3D0 D1 D2 D3 并行置數(shù) DSL 和DSR分別是左移和右移串行輸入。D0、D1、D2和D3是并行輸入端。Q0和Q3分別是左移和右移時(shí)的串行輸出端，Q0、Q1、Q2和Q3為并行輸出端。四移位寄存器構(gòu)成的移位型計(jì)數(shù)器1環(huán)形計(jì)數(shù)器圖6.4.7是用74194構(gòu)成的環(huán)形計(jì)數(shù)器的邏輯圖和狀態(tài)圖。當(dāng)正脈沖起動(dòng)信號(hào)START到來(lái)時(shí)，使S1S0=11，從而不論移位寄存器74194的原狀態(tài)如何，在CP作用下總是執(zhí)行置數(shù)操作使Q0Q1Q2Q3=1000。當(dāng)START由1變0之后，S1S0=01，在CP作用下移位寄存器進(jìn)行右移操作。在第四個(gè)CP到來(lái)之前Q0Q1Q2Q3=0001。這樣在第四個(gè)CP到來(lái)時(shí)，由于DSR=Q3=1，故在此CP作用下Q0Q1Q2Q3=1000?？梢娫撚?jì)數(shù)器共4個(gè)狀態(tài)，為模4計(jì)數(shù)器。 圖6.4.7 用74194構(gòu)成的環(huán)形計(jì)數(shù)器 （a）邏輯圖 （b）狀態(tài)圖環(huán)形計(jì)數(shù)器的電路十分