第七章 基于System Generator的DSP系統(tǒng)開發(fā)技術(shù)

1、編輯ppt1第七章第七章 基于基于System Generator的的DSP系統(tǒng)開發(fā)技術(shù)系統(tǒng)開發(fā)技術(shù) vSystem Generator簡介簡介vSystem Generator安裝安裝vSystem Generator基礎(chǔ)基礎(chǔ)vSimulink 簡介簡介vAccelDSP 簡介簡介v基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v基于基于System Generator的硬件協(xié)仿真的硬件協(xié)仿真編輯ppt2System Generator簡介簡介vFPGA是理想的高性能數(shù)字信號處理器件是理想的高性能數(shù)字信號處理器件 包含了邏輯資源，還有多路復(fù)用器、存儲器、硬核乘包含了邏輯資

2、源，還有多路復(fù)用器、存儲器、硬核乘加單元以及內(nèi)嵌的處理器等設(shè)備，還具備高度并行計(jì)加單元以及內(nèi)嵌的處理器等設(shè)備，還具備高度并行計(jì)算的能力；算的能力； 特別適合于完成數(shù)字濾波、快速傅立葉變換等。特別適合于完成數(shù)字濾波、快速傅立葉變換等。vFPGA并未在數(shù)字信號處理領(lǐng)域獲得廣泛應(yīng)用并未在數(shù)字信號處理領(lǐng)域獲得廣泛應(yīng)用 （？）（？） 大部分大部分DSP設(shè)計(jì)者通常對設(shè)計(jì)者通常對C語言或語言或MATBLAB工具很熟工具很熟悉悉 ，不了解硬件描述語言，不了解硬件描述語言VHDL和和Verilog HDL ； 部分部分DSP工程師認(rèn)為對工程師認(rèn)為對HDL語言在語句可綜合方面的語言在語句可綜合方面的要求限制了其編

3、寫算法的思路。要求限制了其編寫算法的思路。 編輯ppt3System Generator簡介簡介vSystem Generator for DSP Xilinx簡化簡化FPGA數(shù)字處理系統(tǒng)的集成開發(fā)工具；數(shù)字處理系統(tǒng)的集成開發(fā)工具； 和和Simulink（MathWorks公司產(chǎn)品）實(shí)現(xiàn)無縫鏈接，公司產(chǎn)品）實(shí)現(xiàn)無縫鏈接，利用利用Simulink建模和仿真環(huán)境來實(shí)現(xiàn)建模和仿真環(huán)境來實(shí)現(xiàn)FPGA設(shè)計(jì)，無設(shè)計(jì)，無需了解和使用需了解和使用 RTL級硬件語言；級硬件語言； Xilinx公司公司XtremeDSP解決方案的關(guān)鍵組成，集成了解決方案的關(guān)鍵組成，集成了先進(jìn)的先進(jìn)的FPGA設(shè)計(jì)工具以及設(shè)計(jì)工具以

4、及IP 核，支持核，支持Xilinx公司全系公司全系列的列的FPGA芯片；芯片； 可作為可作為MATLAB軟件中的一個(gè)硬件設(shè)計(jì)工具包。軟件中的一個(gè)硬件設(shè)計(jì)工具包。 編輯ppt4System Generator簡介簡介編輯ppt5System Generator簡介簡介vSystem Generator的主要特征的主要特征 可在可在MATLAB/Simulink環(huán)境下對算法以及系統(tǒng)建模，環(huán)境下對算法以及系統(tǒng)建模，并生成相應(yīng)的工程；并生成相應(yīng)的工程； 再調(diào)用再調(diào)用ISE相應(yīng)的組件進(jìn)行仿真、綜合、實(shí)現(xiàn)，并完成相應(yīng)的組件進(jìn)行仿真、綜合、實(shí)現(xiàn)，并完成芯片的配置。芯片的配置。 編輯ppt6System G

5、enerator簡介簡介v System Generator的主要特征的主要特征 豐富的豐富的DSP模塊模塊 信號處理（如信號處理（如FIR濾波器、濾波器、FFT） 糾錯(cuò)（如糾錯(cuò)（如Viterbi 解碼器、解碼器、Reed-Solomon編碼器編碼器/解碼器）解碼器） 算法算法 存儲器（如存儲器（如FIFO、RAM、ROM） 數(shù)字邏輯功能的數(shù)字邏輯功能的Xilinx模塊集模塊集 使用戶導(dǎo)入使用戶導(dǎo)入.m函數(shù)及函數(shù)及HDL模塊模塊 Simulink設(shè)計(jì)的設(shè)計(jì)的VHDL或或Verilog的自動代碼生成的自動代碼生成 硬件協(xié)仿真硬件協(xié)仿真 FPGA 在環(huán)路（在環(huán)路（FPGA-in-the-loop）

6、，加速用戶的硬件驗(yàn)證工），加速用戶的硬件驗(yàn)證工作并加速其在作并加速其在Simulink與與MATLAB中的仿真中的仿真 嵌入式系統(tǒng)的硬件嵌入式系統(tǒng)的硬件/軟件協(xié)設(shè)計(jì)軟件協(xié)設(shè)計(jì) 直接加載直接加載Xilinx公司的公司的MicroBlaze 32位位 RISC處理器，甚至構(gòu)處理器，甚至構(gòu)建和調(diào)試建和調(diào)試DSP協(xié)處理器協(xié)處理器 編輯ppt7System Generator安裝安裝v軟件環(huán)境軟件環(huán)境 （以（以System Generator 9.1為例）為例） MATLAB v7.3/Simulink v6.5（R2006b）或）或MATLAB v7.4/ Simulink v6.6（R2007a）。

7、）。MATLAB軟件的安軟件的安裝路徑上不能出現(xiàn)空格。裝路徑上不能出現(xiàn)空格。 ISE版本為版本為9.1.01i或者更高版本，或者更高版本，ISE Simulator的版的版本為完全版；本為完全版； System Generator軟件版本必須和軟件版本必須和ISE版本一致。版本一致。 IP核庫的版本為核庫的版本為ISE IP 9.1i Update 1或者更高版本?；蛘吒甙姹尽?系統(tǒng)環(huán)境變量系統(tǒng)環(huán)境變量$XILINX必須設(shè)置為必須設(shè)置為ISE的安裝目錄。的安裝目錄。 綜合工具綜合工具Synplify Pro的版本為的版本為v8.6.2或或v8.8.0.4； 仿真工具仿真工具M(jìn)odelSim的

8、版本至少為的版本至少為PE或或SE v6.1f以及以及更高版本。更高版本。 編輯ppt8System Generator安裝安裝v與與MATLAB關(guān)聯(lián)關(guān)聯(lián) 編輯ppt9System Generator基礎(chǔ)基礎(chǔ)編輯ppt10System Generator基礎(chǔ)基礎(chǔ)v浮點(diǎn)運(yùn)算開發(fā)浮點(diǎn)運(yùn)算開發(fā) 利用利用MATLAB軟件及其提供的工具包快速地完成浮點(diǎn)軟件及其提供的工具包快速地完成浮點(diǎn)算法的開發(fā)、驗(yàn)證以及性能評估；算法的開發(fā)、驗(yàn)證以及性能評估； 借助于借助于Simulink可快速完成原型設(shè)計(jì)和模型分析?？煽焖偻瓿稍驮O(shè)計(jì)和模型分析。v定點(diǎn)算法實(shí)現(xiàn)定點(diǎn)算法實(shí)現(xiàn) 將將MATLAB浮點(diǎn)算法通過浮點(diǎn)算法通過Ac

9、celDSP在在Xilinx器件上實(shí)器件上實(shí)現(xiàn)定點(diǎn)邏輯現(xiàn)定點(diǎn)邏輯 ； AccelDSP直接將浮點(diǎn)直接將浮點(diǎn)MATLAB算法的算法的M-文件自動生文件自動生成可綜合的成可綜合的RTL模型，自動進(jìn)行浮點(diǎn)模型，自動進(jìn)行浮點(diǎn)-定點(diǎn)轉(zhuǎn)換，生成定點(diǎn)轉(zhuǎn)換，生成可綜合的可綜合的VHDL或或Verilog HDL設(shè)計(jì)，并創(chuàng)建用于驗(yàn)證設(shè)計(jì)，并創(chuàng)建用于驗(yàn)證的測試平臺。的測試平臺。 編輯ppt11System Generator基礎(chǔ)基礎(chǔ)v硬件系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)硬件系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) 定義使用定義使用Xilinx IP的詳細(xì)硬件架構(gòu)，采用的詳細(xì)硬件架構(gòu)，采用System Generator for DSP 劃分協(xié)處理器和可編程

10、器件之間劃分協(xié)處理器和可編程器件之間的設(shè)計(jì)的設(shè)計(jì) ； 會生成下列文件：會生成下列文件： 設(shè)計(jì)所對應(yīng)的設(shè)計(jì)所對應(yīng)的HDL程序代碼；程序代碼； 時(shí)鐘處理模塊，包括系統(tǒng)時(shí)鐘處理操作以及生成設(shè)計(jì)中時(shí)鐘處理模塊，包括系統(tǒng)時(shí)鐘處理操作以及生成設(shè)計(jì)中所需的不同頻率的時(shí)鐘信號；所需的不同頻率的時(shí)鐘信號； 用于測試設(shè)計(jì)的用于測試設(shè)計(jì)的HDL測試代碼，可直接將其仿真結(jié)果和測試代碼，可直接將其仿真結(jié)果和Simulink輸出比較；輸出比較； 工程文件以及綜合、實(shí)現(xiàn)過程所產(chǎn)生的各種腳本文件。工程文件以及綜合、實(shí)現(xiàn)過程所產(chǎn)生的各種腳本文件。編輯ppt12System Generator基礎(chǔ)基礎(chǔ)v代碼優(yōu)化代碼優(yōu)化 利用利用

11、ISE RTL設(shè)計(jì)環(huán)境生成優(yōu)化的設(shè)計(jì)環(huán)境生成優(yōu)化的FPGA設(shè)計(jì)；設(shè)計(jì)； 不僅要熟悉算法的架構(gòu)、瓶頸，還需精通不僅要熟悉算法的架構(gòu)、瓶頸，還需精通RTL設(shè)計(jì)；設(shè)計(jì)； 屬于高級應(yīng)用，直接對屬于高級應(yīng)用，直接對RTL進(jìn)行修改和優(yōu)化。進(jìn)行修改和優(yōu)化。編輯ppt13Simulink簡介簡介vSimulink是是MATLAB的組件的組件 安裝程序會自動將其安裝到安裝程序會自動將其安裝到MATLAB目錄下；目錄下； Simulink的運(yùn)行需要的運(yùn)行需要MATLAB后臺的支持，因此必須后臺的支持，因此必須要安裝要安裝MATLAB軟件。軟件。 工具欄點(diǎn)擊或者命令啟動工具欄點(diǎn)擊或者命令啟動編輯ppt14Simul

12、ink簡介簡介vSimulink工作原理工作原理 模型初始化模型初始化 模型執(zhí)行模型執(zhí)行 一般模型是使用數(shù)值積分來進(jìn)行仿真；一般模型是使用數(shù)值積分來進(jìn)行仿真； 仿真結(jié)束時(shí)，模型得出系統(tǒng)的輸入、狀態(tài)和輸出仿真結(jié)束時(shí)，模型得出系統(tǒng)的輸入、狀態(tài)和輸出 。編輯ppt15Simulink設(shè)計(jì)示例設(shè)計(jì)示例v例例 建立一個(gè)調(diào)幅（建立一個(gè)調(diào)幅（AM）系統(tǒng)，信號頻率為）系統(tǒng)，信號頻率為100KMHz，載波頻率為，載波頻率為1MHz，調(diào)幅系數(shù)為，調(diào)幅系數(shù)為0.5，并在示波器中顯示出來。并在示波器中顯示出來。 啟動啟動Simulink； 新建一個(gè)模型，新建一個(gè)模型， “New Model”命令新模型保存為命令新模型

13、保存為am.mdl； 從從Simulink library Browser中加入基本模塊中加入基本模塊 ； 連接各個(gè)模塊連接各個(gè)模塊 ； 在工具欄點(diǎn)擊運(yùn)行（在工具欄點(diǎn)擊運(yùn)行（RUN）圖標(biāo)）圖標(biāo) ，再直接點(diǎn)擊，再直接點(diǎn)擊Scope模塊即可觀察運(yùn)行結(jié)果模塊即可觀察運(yùn)行結(jié)果 。 編輯ppt16Simulink設(shè)計(jì)示例設(shè)計(jì)示例編輯ppt17AccelDSP簡介簡介 vAccelDSP AccelDSP是一款第三方綜合軟件，可將是一款第三方綜合軟件，可將MATLAB浮點(diǎn)浮點(diǎn)算法轉(zhuǎn)換成為可綜合算法轉(zhuǎn)換成為可綜合RTL代碼代碼 ； Xilinx AccelDSP是目前業(yè)界唯一能夠?qū)⑹悄壳皹I(yè)界唯一能夠?qū)AT

14、LAB浮點(diǎn)浮點(diǎn)算法轉(zhuǎn)換成為可綜合算法轉(zhuǎn)換成為可綜合RTL代碼的開發(fā)工具；代碼的開發(fā)工具； 自動地進(jìn)行浮點(diǎn)自動地進(jìn)行浮點(diǎn)-定點(diǎn)轉(zhuǎn)換，生成可綜合的定點(diǎn)轉(zhuǎn)換，生成可綜合的VHDL或或Verilog代碼，并創(chuàng)建用于驗(yàn)證的測試平臺；代碼，并創(chuàng)建用于驗(yàn)證的測試平臺； 可以生成定點(diǎn)可以生成定點(diǎn)C+模型或由模型或由MATLAB算法得到算法得到System Generator塊塊 ； Xilinx XtremeDSP解決方案的重要組成部分。解決方案的重要組成部分。 編輯ppt18AccelDSP簡介簡介v AccelWare 包含一系列參數(shù)包含一系列參數(shù)DSP模塊的模塊的IP庫；庫； 可以綜合成為可以綜合成為R

15、TL代碼（代碼（VHDL或或Verilog）。）。 v AccelWare IP（包含三個(gè)專用工具箱）（包含三個(gè)專用工具箱） 信號處理工具包：信號處理工具包：FIR 濾波器、濾波器、CIC 抽取濾波器、抽取濾波器、CIC內(nèi)插濾波器、內(nèi)插濾波器、多相抽取濾波器、半帶多相抽取濾波器、半帶 FIR 濾波器、濾波器、FFT 以及以及IFFT等；等； 通信工具包：通信工具包：直接數(shù)字合成器、直接數(shù)字合成器、BCH 編碼器和解碼器、卷積交織編碼器和解碼器、卷積交織器和去交織器、卷積編碼器、器和去交織器、卷積編碼器、Reed-Solomon 編解碼器、編解碼器、Viterbi解碼器、開方升余弦濾波器、加擾器

16、、解擾器以及解碼器、開方升余弦濾波器、加擾器、解擾器以及ADC采樣采樣-保持保持電路電路/正弦比較濾波器等；正弦比較濾波器等； 高級數(shù)學(xué)運(yùn)算工具包：高級數(shù)學(xué)運(yùn)算工具包：QR分解法、分解法、Cholesky分解法、分解法、QR求逆、求逆、Cholesky求逆、三角形矩陣求逆、特定排列旋轉(zhuǎn)、多項(xiàng)式求值、求逆、三角形矩陣求逆、特定排列旋轉(zhuǎn)、多項(xiàng)式求值、奇異值分解以及奇異值分解以及QRD-RLS空間濾波器等?？臻g濾波器等。 編輯ppt19基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)vXilinx Blockset庫庫 System Generator和和Simulink是無縫鏈接

17、的，可以在是無縫鏈接的，可以在MATLAB標(biāo)準(zhǔn)工具欄中直接啟動；標(biāo)準(zhǔn)工具欄中直接啟動； 在在Simulink環(huán)境中，只有通過環(huán)境中，只有通過Xilinx模塊搭建的系統(tǒng)才模塊搭建的系統(tǒng)才能保證硬件可實(shí)現(xiàn)，類似于能保證硬件可實(shí)現(xiàn)，類似于HDL語言中的可綜合語句。語言中的可綜合語句。 編輯ppt20基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)vSystem Generator庫庫 編輯ppt21基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v基本單元模塊基本單元模塊 包含了數(shù)字邏輯的標(biāo)準(zhǔn)組件模塊包含了數(shù)字邏輯的標(biāo)準(zhǔn)組件模塊 ； 可插入時(shí)間延遲、改變信號速率、

18、引入常數(shù)、計(jì)數(shù)器可插入時(shí)間延遲、改變信號速率、引入常數(shù)、計(jì)數(shù)器以及多路復(fù)用器等以及多路復(fù)用器等 ； 包含了包含了3個(gè)特殊的模塊個(gè)特殊的模塊System Generator標(biāo)志、黑盒標(biāo)志、黑盒子模塊（子模塊（Black Box）以及邊界定義模塊）以及邊界定義模塊 。編輯ppt22基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v通信模塊通信模塊 提供了用于實(shí)現(xiàn)數(shù)字通信的各種函數(shù)提供了用于實(shí)現(xiàn)數(shù)字通信的各種函數(shù) 編輯ppt23基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v控制邏輯模塊控制邏輯模塊 創(chuàng)建各種控制邏輯和狀態(tài)機(jī)的資源創(chuàng)建各種控制邏輯和狀態(tài)機(jī)的資源

19、包括邏輯表達(dá)式、軟核控制器、復(fù)用器以及存儲器包括邏輯表達(dá)式、軟核控制器、復(fù)用器以及存儲器 編輯ppt24基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v數(shù)據(jù)類型模塊數(shù)據(jù)類型模塊 用于信號的數(shù)據(jù)類型轉(zhuǎn)換用于信號的數(shù)據(jù)類型轉(zhuǎn)換 包括移位、量化、并包括移位、量化、并/串、串串、串/并轉(zhuǎn)換以及精度調(diào)整模塊并轉(zhuǎn)換以及精度調(diào)整模塊 編輯ppt25基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)vDSP模塊模塊 System Generator的核心的核心 包含了所有常用的包含了所有常用的DSP模塊模塊 編輯ppt26基于基于System Generator的的DSP系

20、統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v數(shù)學(xué)運(yùn)算模塊數(shù)學(xué)運(yùn)算模塊 豐富的數(shù)學(xué)運(yùn)算庫豐富的數(shù)學(xué)運(yùn)算庫 包括基本四則運(yùn)算、三角運(yùn)算以及矩陣運(yùn)算等包括基本四則運(yùn)算、三角運(yùn)算以及矩陣運(yùn)算等 編輯ppt27基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v存儲器模塊存儲器模塊 包含了所有包含了所有Xilinx存儲器的存儲器的Logic Core 編輯ppt28基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v共享儲存器模塊共享儲存器模塊 主要用于共享存儲器操作主要用于共享存儲器操作 編輯ppt29基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v工具模塊工具模塊 Model

21、Sim、ChipScope、資源評估等模塊以及算法、資源評估等模塊以及算法設(shè)計(jì)階段的濾波器設(shè)計(jì)等設(shè)計(jì)階段的濾波器設(shè)計(jì)等 編輯ppt30基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)vFPGA邊界定義模塊邊界定義模塊 通過兩個(gè)標(biāo)準(zhǔn)模塊通過兩個(gè)標(biāo)準(zhǔn)模塊“Gateway In”和和“Gateway Out”來定義來定義Simulink仿真模型中仿真模型中FPGA的邊界；的邊界； Gateway In模塊標(biāo)志著模塊標(biāo)志著FPGA邊界的開始，能夠?qū)⑤斶吔绲拈_始，能夠?qū)⑤斎氲母↑c(diǎn)轉(zhuǎn)換成定點(diǎn)數(shù)；入的浮點(diǎn)轉(zhuǎn)換成定點(diǎn)數(shù)； Gateway Out模塊標(biāo)志著模塊標(biāo)志著FPGA邊界的結(jié)束，將芯片的

22、邊界的結(jié)束，將芯片的輸出數(shù)據(jù)轉(zhuǎn)換成雙精度數(shù)。輸出數(shù)據(jù)轉(zhuǎn)換成雙精度數(shù)。 編輯ppt31基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)vSystem Generator標(biāo)志標(biāo)志 每個(gè)每個(gè)System Generator應(yīng)用框圖都必須至少包含一個(gè)應(yīng)用框圖都必須至少包含一個(gè)System Generator標(biāo)志；標(biāo)志； 用來驅(qū)動整個(gè)用來驅(qū)動整個(gè)FPGA實(shí)現(xiàn)過程，不與任何模塊相連實(shí)現(xiàn)過程，不與任何模塊相連 ； 打開屬性編輯框，能夠設(shè)置目標(biāo)網(wǎng)表、器件型號、目打開屬性編輯框，能夠設(shè)置目標(biāo)網(wǎng)表、器件型號、目標(biāo)性能以及系統(tǒng)時(shí)鐘頻率等指標(biāo)標(biāo)性能以及系統(tǒng)時(shí)鐘頻率等指標(biāo) 。 編輯ppt32基于基于S

23、ystem Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v建立簡易的建立簡易的DSP設(shè)計(jì)設(shè)計(jì) 例例 使用使用System Generator建立一個(gè)建立一個(gè)3輸入（輸入（a、b、c）的的DSP4模塊的計(jì)算電路，使得輸出模塊的計(jì)算電路，使得輸出p = c + a * b，并，并利用標(biāo)準(zhǔn)的利用標(biāo)準(zhǔn)的Simulink模塊對延遲電路進(jìn)行功能驗(yàn)證。模塊對延遲電路進(jìn)行功能驗(yàn)證。 1.建立一個(gè)新的建立一個(gè)新的Simulink模型，并保存為模型，并保存為mydsp.mdl。 2.選擇選擇Xilinx DSP48模塊，拖到模塊，拖到mydsp.mdl；按照同；按照同樣的方法添加邊界定義模塊以及樣的方法添加邊界定

24、義模塊以及System Generator標(biāo)標(biāo)志模塊。志模塊。 3. 添加添加Simulink標(biāo)準(zhǔn)庫中的常數(shù)模塊（標(biāo)準(zhǔn)庫中的常數(shù)模塊（Constant）和）和顯示器（顯示器（Display）模塊。其中常數(shù)模塊用于向）模塊。其中常數(shù)模塊用于向DSP計(jì)計(jì)算電路灌數(shù)據(jù)，作為測試激勵(lì)；顯示器則用于觀測輸算電路灌數(shù)據(jù)，作為測試激勵(lì)；顯示器則用于觀測輸出數(shù)據(jù)。出數(shù)據(jù)。編輯ppt33基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 4. 連接模塊連接模塊 Xilinx模塊之間的端口可以直接相互連接模塊之間的端口可以直接相互連接 Xilinx模塊和非模塊和非Xilinx模塊之間的連接需要模塊

25、之間的連接需要Gateway連接連接編輯ppt34基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 5. 設(shè)定系統(tǒng)參數(shù)設(shè)定系統(tǒng)參數(shù) 多數(shù)選項(xiàng)與多數(shù)選項(xiàng)與ISE開發(fā)中開發(fā)中選項(xiàng)相同；選項(xiàng)相同； “Create testbench”，自動生成設(shè)計(jì)的測試自動生成設(shè)計(jì)的測試代碼。代碼。 編輯ppt35基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 6.設(shè)置關(guān)鍵模塊參數(shù)設(shè)置關(guān)鍵模塊參數(shù) Gataway In模塊屬性可查看輸入數(shù)據(jù)位寬和量化規(guī)則模塊屬性可查看輸入數(shù)據(jù)位寬和量化規(guī)則 編輯ppt36基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 7.

26、運(yùn)行測試激勵(lì)運(yùn)行測試激勵(lì) 運(yùn)行運(yùn)行Simulink仿真，可以看到顯示器輸出為仿真，可以看到顯示器輸出為18，表明設(shè)，表明設(shè)計(jì)的功能是正確的。計(jì)的功能是正確的。 8. 生成生成HDL代碼代碼 編輯ppt37基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 相應(yīng)的文件夾相應(yīng)的文件夾“netlist sysgen”子目錄中子目錄中“nonleaf_results.v” 可作為子模塊直接使用可作為子模塊直接使用生成的部分代碼段生成的部分代碼段編輯ppt38基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)vSystem Generator中的信號類型中的信號類型 “F

27、ormat” 菜單中的菜單中的“Port/Signal Display Port Data Types”命令，來顯示所有端口的數(shù)據(jù)類型，形象命令，來顯示所有端口的數(shù)據(jù)類型，形象顯示整個(gè)系統(tǒng)的數(shù)據(jù)精度。顯示整個(gè)系統(tǒng)的數(shù)據(jù)精度。 可根據(jù)輸入端口的數(shù)據(jù)類型來確定輸出數(shù)據(jù)類型可根據(jù)輸入端口的數(shù)據(jù)類型來確定輸出數(shù)據(jù)類型 。 允許設(shè)計(jì)人員自定義模塊的輸入、輸出數(shù)據(jù)的量化效允許設(shè)計(jì)人員自定義模塊的輸入、輸出數(shù)據(jù)的量化效果以及飽和處理。果以及飽和處理。 Simulink中的連續(xù)時(shí)間信號，還必須經(jīng)過中的連續(xù)時(shí)間信號，還必須經(jīng)過“Gateway In”模塊的采樣轉(zhuǎn)換才能使用。模塊的采樣轉(zhuǎn)換才能使用。 編輯ppt3

28、9基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v自動代碼生成自動代碼生成 System Generator能夠自動地將設(shè)計(jì)編譯為低級的能夠自動地將設(shè)計(jì)編譯為低級的HDL描述，且編譯方式多樣，取決于描述，且編譯方式多樣，取決于System Generator標(biāo)志中的設(shè)置。標(biāo)志中的設(shè)置。 還需要生成一些輔助下載的文件工程文件、約束文件還需要生成一些輔助下載的文件工程文件、約束文件等，以及用于驗(yàn)證的測試代碼。等，以及用于驗(yàn)證的測試代碼。 詳見詳見7.3.3節(jié)。節(jié)。 編輯ppt40基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v編譯編譯MATLAB設(shè)計(jì)生成設(shè)計(jì)

29、生成FPGA代碼代碼 兩種方法將兩種方法將MATLAB設(shè)計(jì)設(shè)計(jì).m文件轉(zhuǎn)化為文件轉(zhuǎn)化為HDL設(shè)計(jì)設(shè)計(jì) ： 利用利用AccelDSP綜合器綜合器 ：多應(yīng)用于復(fù)雜或高速設(shè)計(jì)中，多應(yīng)用于復(fù)雜或高速設(shè)計(jì)中，常用來完成高層次的常用來完成高層次的IP核開發(fā)。核開發(fā)。 直接接利用直接接利用MCode模塊：模塊：支持支持MATLAB語言的有限子集，語言的有限子集，實(shí)現(xiàn)算術(shù)運(yùn)算、有限狀態(tài)機(jī)和邏輯控制等。實(shí)現(xiàn)算術(shù)運(yùn)算、有限狀態(tài)機(jī)和邏輯控制等。 要使用要使用MCode模塊，必須實(shí)現(xiàn)編寫模塊，必須實(shí)現(xiàn)編寫.m函數(shù)，且代碼文件函數(shù)，且代碼文件必須和必須和System Generator模型文件放在同一個(gè)文件夾中，模型文

30、件放在同一個(gè)文件夾中，或者處于或者處于MATLAB路徑上的文件夾中。路徑上的文件夾中。 編輯ppt41基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 例例 使用使用MATLAB編寫一個(gè)簡單的移位寄存器完成對輸編寫一個(gè)簡單的移位寄存器完成對輸入數(shù)據(jù)乘入數(shù)據(jù)乘8以及除以以及除以4的操作，并使用的操作，并使用MCode將其編譯將其編譯成成System Generator直接可用的定點(diǎn)模塊。直接可用的定點(diǎn)模塊。 1相關(guān)的相關(guān)的.m函數(shù)代碼為：函數(shù)代碼為：編輯ppt42基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 2. 新建新建System Generator設(shè)

31、計(jì)，添加設(shè)計(jì)，添加MCode模塊模塊 通過通過Browse按鍵按鍵將將 .m函數(shù)和模型函數(shù)和模型設(shè)計(jì)關(guān)聯(lián)起來設(shè)計(jì)關(guān)聯(lián)起來 編輯ppt43基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 3. 添加邊界模塊、添加邊界模塊、Sytem Generator模塊、正弦波測模塊、正弦波測試激勵(lì)以及示波器模塊試激勵(lì)以及示波器模塊 編輯ppt44基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 4.運(yùn)行仿真，正確實(shí)現(xiàn)了運(yùn)行仿真，正確實(shí)現(xiàn)了.m文件的功能。左圖將信號文件的功能。左圖將信號放大了放大了8倍，右圖將信號縮小了倍，右圖將信號縮小了4倍。倍。 編輯ppt45基于基于

32、System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) 5. 自動代碼生成自動代碼生成編輯ppt46基于基于System Generator的的DSP系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)v子系統(tǒng)的建立和使用簡介子系統(tǒng)的建立和使用簡介 建立子系統(tǒng)的方法是利用建立子系統(tǒng)的方法是利用NGC二進(jìn)制網(wǎng)表文件二進(jìn)制網(wǎng)表文件 ； 將將System Generator設(shè)計(jì)封裝成單獨(dú)的二進(jìn)制模塊，設(shè)計(jì)封裝成單獨(dú)的二進(jìn)制模塊，綜合工具將其作為黑盒子看待；綜合工具將其作為黑盒子看待； 管腳約束不能在管腳約束不能在Gataway模塊中定義；模塊中定義； 同樣時(shí)鐘管腳不能在同樣時(shí)鐘管腳不能在System Generator模塊中定義；

33、模塊中定義； 通過網(wǎng)表編輯器來指定物理約束通過網(wǎng)表編輯器來指定物理約束 。 詳見詳見7.3.5節(jié)。節(jié)。 編輯ppt47基于基于System Generator的硬件協(xié)仿真的硬件協(xié)仿真v硬件協(xié)仿真硬件協(xié)仿真 通過在硬件上模擬部分設(shè)計(jì)，大大提高仿真的速度通過在硬件上模擬部分設(shè)計(jì)，大大提高仿真的速度（通?？梢蕴岣咭粋€(gè)甚至多個(gè)數(shù)量級）；（通?？梢蕴岣咭粋€(gè)甚至多個(gè)數(shù)量級）； 一旦將設(shè)計(jì)編譯成一旦將設(shè)計(jì)編譯成FPGA比特流文件，比特流文件，System Generator會自動創(chuàng)建一個(gè)新的硬件協(xié)仿真模塊，同時(shí)會自動創(chuàng)建一個(gè)新的硬件協(xié)仿真模塊，同時(shí)還會生成一個(gè)還會生成一個(gè)Simulink庫來存儲生成的模塊庫

34、來存儲生成的模塊 。 此部分相對復(fù)雜，通常為高級應(yīng)用所使用，請參考此部分相對復(fù)雜，通常為高級應(yīng)用所使用，請參考7.4節(jié)的使用方法。節(jié)的使用方法。編輯ppt48邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)編輯ppt49邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)v第第1章章 數(shù)字計(jì)算機(jī)與信息數(shù)字計(jì)算機(jī)與信息1.1 數(shù)字計(jì)算機(jī)數(shù)字計(jì)算機(jī)1.2 數(shù)值系統(tǒng)數(shù)值系統(tǒng)1.3 算術(shù)運(yùn)算算術(shù)運(yùn)算1.4 十進(jìn)制碼十進(jìn)制碼1.5 格雷碼格雷碼1.6 字母數(shù)字碼字母數(shù)字碼1.7 本章小結(jié)本章小結(jié)參考文獻(xiàn)參考文獻(xiàn)習(xí)題習(xí)題編輯ppt50邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)v 第第2章章 組合邏輯電路組合邏輯電路2.1 二值

35、邏輯和門二值邏輯和門2.2 布爾代數(shù)布爾代數(shù)2.3 標(biāo)準(zhǔn)式標(biāo)準(zhǔn)式2.4 兩級電路優(yōu)化兩級電路優(yōu)化2.5 卡諾圖化簡卡諾圖化簡2.6 多級電路優(yōu)化多級電路優(yōu)化2.7 其他的門類型其他的門類型2.8 異或操作符和異或門異或操作符和異或門2.9 高阻輸出高阻輸出2.10 本章小結(jié)本章小結(jié)參考文獻(xiàn)參考文獻(xiàn)習(xí)題習(xí)題編輯ppt51邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)v第第3章章 組合邏輯設(shè)計(jì)組合邏輯設(shè)計(jì)3.1 設(shè)計(jì)的概念和設(shè)計(jì)自動化設(shè)計(jì)的概念和設(shè)計(jì)自動化3.2 設(shè)計(jì)空間設(shè)計(jì)空間3.3 設(shè)計(jì)過程設(shè)計(jì)過程3.4 工藝映射工藝映射3.5 驗(yàn)證驗(yàn)證3.6 可編程實(shí)現(xiàn)技術(shù)可編程實(shí)現(xiàn)技術(shù)3.7 本章小結(jié)本章小結(jié)參考