FPGA入門及QuartusII使用教程(內(nèi)部資料)

1、 FPGA入門及Quartus II使用教程FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯PAL(Programmable Array Logic)、門陣列邏輯GAL(Gate Array Logic)等可編程器件的基礎(chǔ)上上進(jìn)一步發(fā)展的產(chǎn)物?？梢赃@樣講，ASIC(Application Specific Integrated Circuit )內(nèi)部的所有資源，是用積木堆積起來的小房子，可以是一個歐美風(fēng)情的房子，還可以是一個北京四合院.而FPGA內(nèi)部就可

2、以說是一個個小積木，也就是內(nèi)部有大量的資源提供給我們，根據(jù)我們的需求進(jìn)行內(nèi)部的設(shè)計。并且可以通過軟件仿真，我們可以事先驗證設(shè)計的正確性。第一章 FPGA的基本開發(fā)流程下面我們基于 Altera 公司的 QuantusII 軟件來說明FPGA 的開發(fā)流程。下圖是一個典型的基于Quartus II的FPGA開發(fā)整體流程框圖。1、 建立工程師每個開發(fā)過程的開始，Quartus II以工程為單位對設(shè)計過程進(jìn)行管理。2、 建立頂層圖。可以這樣理解，頂層圖是一個容器，將整個工程的各個模塊包容在里邊，編譯的時候就將這些模塊整合在一起。也可以理解為它是一個大元件，比如一個單片機，內(nèi)部包含各個模塊，編譯的時候就

3、是生成一個這樣的大元件。3、 采用ALTERA公司提供的LPM功能模塊。Quartus軟件環(huán)境包含了大量的常用功能模塊，比如計數(shù)器、累加器、比較器等等。4、 自己建立模塊。由于有些設(shè)計中現(xiàn)有的模塊功能不能滿足具體設(shè)計的要求，那就只能自己設(shè)計。使用硬件描述語言，當(dāng)然也可以用原理圖的輸入方法，可以獨立的把它們當(dāng)成一個工程來設(shè)計，并且生成一個模塊符號(Symbol)，類似于那些LPM功能模塊。這里可以理解為，如果我們需求的濾波器，沒有現(xiàn)成的合適的，那我們可以通過LC自己來搭建一個濾波器。5、 將頂層圖的各個功能模塊連線起來。這個過程類似電路圖設(shè)計，把各個芯片連起來，組成電路系統(tǒng)。6、 系統(tǒng)的功能原理

4、圖至此已經(jīng)基本出爐了，下一步就是選擇芯片字載體，分配引腳，設(shè)置編譯選項等等。7、 編譯。這個過程類似軟件開發(fā)里德編譯，但是實際上這個過程比軟件的編譯復(fù)雜的多，因為它最終要實現(xiàn)硬件里邊的物理結(jié)構(gòu)，包含了優(yōu)化邏輯的組合，綜合邏輯以及布線等步驟。8、 編譯后會生成2個文件，一個是*.sof文件，一個是*.pof文件，前者可以通過JTAG方式下載到FPGA內(nèi)部，可以進(jìn)行調(diào)試，但斷電后數(shù)據(jù)丟失；后者通過AS或者PS方式下載到FPGA的配置芯片里邊（EEPROM或者FLASH），重新上電后FPGA會通過配置將數(shù)據(jù)讀出。9、 對于復(fù)雜的設(shè)計，工程編譯好了，我們可以通過Quartus軟件或者其他仿真軟件來對設(shè)

5、計進(jìn)行反復(fù)仿真和驗證，直到滿足要求。（主要是時序仿真）。第二章 基于Quartus II的實例一、建立工程 首先，打開Quartus II軟件。接下來，建議一個新工程第一行，是所建工程的路徑，第二工程項目名稱，第三項，是填好后，如下圖下邊一直點擊NEXT，直到出現(xiàn)以下界面Family里邊選擇Sratix II，Available devices里邊選擇EP2S60F672C5(具體內(nèi)容根據(jù)你所使用的芯片所決定)，接著點NEXT，不需要做任何修改了，一直點到Finish。到此為止，工程已經(jīng)建立完成。需要建立一個Block Diagram/Schematic File，點擊File->New

6、出現(xiàn)如下圖。點擊OK，建立完成，工程中出現(xiàn)一個Block1.bdf文件?，F(xiàn)在點“保存”是不管用的，建議隨便放一個器件后點保存文件為bdf文件。方法是在這個bdf文件空白處雙擊鼠標(biāo)，或者右鍵點鼠標(biāo)，點insert->symbol這里邊的器件很多，可以再里邊輸入你所需要的器件，也可以直接點分類，根據(jù)分類查找你需要的器件。點擊File->New，選擇VHDL File(根據(jù)你所使用的編程語言)點擊OK后，再下邊的界面就可以編寫VHDL程序了。當(dāng)然可以根據(jù)自己掌握的語言種類進(jìn)行編程。VHDL語言，注意：保存的文件名字，必須與實體名字一致，否則編譯會出錯。設(shè)置當(dāng)前為最高實體。點擊那個紫色的三

7、角，進(jìn)行編譯下面就是產(chǎn)生模塊了。如圖點擊就可以生成模塊完成后，回到bdf主界面。雙擊該界面，再Project下拉欄，就會出現(xiàn)剛才所編譯文件生成的模塊，左鍵點擊就可以將其放入主原理圖實體中，并且今后如果重新改變VHDL程序，必須走這個過程，先設(shè)置最高實體，然后編譯，產(chǎn)生模塊，最后要添加這樣如下的過程。放置模塊的時候，通過自己的程序編譯產(chǎn)生的模塊，會在Project目錄下，如圖所示特別注意：已經(jīng)做好的并且放入到原理圖的模塊程序如果需要改動，改動后也必須先編譯，后產(chǎn)生模塊，最后按照如下所示進(jìn)行模塊更新。根據(jù)需求進(jìn)行選擇一下以后每次要用的時候，都可以雙擊鼠標(biāo)，進(jìn)入project里邊進(jìn)行選擇，進(jìn)行使用。

8、右鍵點擊模塊，點Generate-引腳也可以自己設(shè)置輸入輸出引腳并且命名。設(shè)置當(dāng)前實體為最高實體，再次進(jìn)行編譯編譯完成后，要分配引腳，通常分配引腳有兩種方式，一種是直接在工程分配，這種方式對于引腳較少比較方便，如下圖所示。選擇PIN雙擊引腳分配處的to和location，就可以確定應(yīng)用的FPGA引腳分配情況。分配好引腳后，點擊保存，再看原理圖，每個引腳后邊都有一個“小尾巴”，表示信號線的實際物理引腳分配情況。然后再編譯。最后在點擊TOOL->Programmer，或者直接點擊下載圖標(biāo)就會出現(xiàn)下載對話框點擊Hardware Setup 如果你沒插USB-BLASTER，打開后不會有顯示，如

9、果插上后，這里就會顯示有一個硬件可以選擇，右上位置選擇下載方式。注意：JTAG模式和AS模式接口是不同的選擇好USB-BLASTER后，點Close，然后點Start當(dāng)前選擇的是JTAG模式，因此下載程序到RAM，可以看調(diào)試結(jié)果。至此，F(xiàn)PGA的原理圖制作，代碼編寫流程及下載流程已經(jīng)全部完畢?，F(xiàn)在以一個簡單的分頻器來講一下。第一件事，如同單片機的最小系統(tǒng)一樣，F(xiàn)PGA的系統(tǒng)需要一個時鐘源作為支撐，F(xiàn)PGA內(nèi)部有個PLL(鎖相環(huán))資源，這個PLL可以對輸入頻率進(jìn)行倍頻。因此，幾乎在每個系統(tǒng)設(shè)計的時候，都需要對這個PLL進(jìn)行設(shè)置。如下所示選擇第一個點NEXT，往下進(jìn)行選擇IO欄目下的ALTPLL，

10、給這個模塊起一個名字叫PLL然后點NEXT根據(jù)提示進(jìn)行選擇，選擇好了后，點擊進(jìn)入下一個設(shè)置在這里，把所有的勾全部去掉就可以，然后一直點下一步，一直到下面圖示，每個芯片可以設(shè)置輸出的頻率個數(shù)不同，當(dāng)前我用的ep2s60總共有2個PLL，每個PLL可以設(shè)置6個不同的頻率輸出?，F(xiàn)在就可以一直點下一步，直到Finish就可以。然后再Project里邊將PLL放置到原理圖上。新建一個test_div的程序，程序代碼如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test_div ispor

11、t( clkin:in std_logic; clkout1:out std_logic; clkout2:out std_logic );end test_div;architecture fenpin_arc of test_div issignal count1:integer range 0 to 7; -計數(shù)寄存器16分頻signal clkbuff1:std_logic; signal count2:integer range 0 to 3; -計數(shù)寄存器8分頻signal clkbuff2:std_logic;begin process(clkin,count1,count2)

12、begin if rising_edge(clkin) then -計數(shù)、分頻1 if (count1 >= 7) then count1 <= 0; clkbuff1 <= not clkbuff1; else count1 <= count1 + 1; clkout1 <= clkbuff1; end if; end if; if rising_edge(clkin) then -計數(shù)、分頻2 if (count2 >= 3) then count2 <= 0; clkbuff2 <= not clkbuff2; else count2 &l

13、t;= count2 + 1; clkout2 <= clkbuff2; end if; end if; end process; end fenpin_arc;保存程序，設(shè)置當(dāng)前為最高實體，進(jìn)行編譯，編譯后產(chǎn)生模塊，最終也可以放在原理圖上了。用鼠標(biāo)將所需要連接的線連接起來，然后設(shè)置當(dāng)前為最高實體，進(jìn)行編譯，分配引腳，編譯，下載就可以完成了。同時，除了下載進(jìn)FPGA中進(jìn)行調(diào)試外，我們還可以提前利用Quartus進(jìn)行時序仿真。如上邊這個程序，生成一個Block放置在原理圖上，然后再加上一個PLL，連接起來后，以下圖示：點擊Processing->Simulation Debug-&g

14、t;Current Vector Inputs在name處點右鍵，選擇Inset->Inset Node or Bus點擊Node Finder，進(jìn)入可以選擇引腳，通常我習(xí)慣于顯示所有引腳，在Filter處選擇all，當(dāng)然也可以選擇一些你需要的引腳，其他的引腳不顯示，然后點擊List，然后再點擊加入符號，如圖所示點擊OK，一直回到仿真頁面，鼠標(biāo)左鍵單擊輸入信號，給輸入信號加所需信號，如clkin，是時鐘信號，直接點擊時鐘符號，就可以進(jìn)行設(shè)置設(shè)置好輸入后，可以點Edit菜單下的End Time可以選擇仿真多長時間。全部設(shè)置好后，點保存，起好名字，然后點Start simulation，便開

15、始進(jìn)行時序仿真。仿真結(jié)束后，可以觀察信號時序。第三章 MATLAB、DSP BUILDER、QUARTUS聯(lián)合仿真首先我們了解一個背景，現(xiàn)在在DSP算法軟件中最牛的毋庸置疑的就是Matlab了。N多人在用它搭建模型。我們可以把Matlab分為matlab和simulink兩部分。Matlab更多的是對數(shù)組進(jìn)行一系列的計算，而這些計算式靜態(tài)的，純粹算法上的。而simulink是使用模塊化的方式來搭建一個平臺，這個模型才是動態(tài)的。當(dāng)我們用matlab做成一個算法的時候，這個算法在實際應(yīng)用中有可能可以實現(xiàn)，當(dāng)然也有可能實現(xiàn)不了，更多的是一種理論上的公式。只有當(dāng)我們用simulink來搭建出一個模型的

16、時候，我們可以知道，它是可以被實現(xiàn)出來的，無論是軟件，還是硬件方式。DSP builder是什么？通過前邊的學(xué)習(xí)，我們知道，F(xiàn)PGA內(nèi)部就如同一個個小積木。DSP builder就是ALTERA公司工程師，專門用這些小積木已經(jīng)搭建好了各式各樣的小門、小窗、房梁.而這些一個個做好的小模塊，都放到了DSP BUILDER里邊。好了，這樣，我們就可以在MATLAB的simulink環(huán)境下，用DSP BUILDER的內(nèi)部小模塊，開始堆積我們想要的那棟房子。這一下就省去了我們的好多工作，因為現(xiàn)在很多模塊資源都是現(xiàn)成的，不需要我們用VHDL或者是Verilog語言去做這些小模塊。當(dāng)在simulink環(huán)境下

17、模擬搭建好了后，我們通過DSP工具，就可以直接轉(zhuǎn)換到Quartus II環(huán)境下，進(jìn)行真正的搭建過程了。當(dāng)然了，這個過程Quartus II可以完全替代我們?nèi)ネ瓿?。同樣，有一些功能模塊，是DSP builder庫里邊所不具備的，這個時候還可以通過使用Quartus II進(jìn)行語言編程，生成一個功能模塊，并且加載到matlab的simulink庫里邊進(jìn)行仿真應(yīng)用。利用Matlab軟件中的Simulink模塊進(jìn)行通信系統(tǒng)的仿真，并通過DSP Builder軟件將系統(tǒng)級和RTL級(寄存器傳輸級)兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，把Simulink的設(shè)計文件(后綴為.mdl文件)轉(zhuǎn)成相應(yīng)的硬件描述語言VHD

18、L設(shè)計文件(后綴為.vhd文件)，以及用于控制綜合與編譯的TCL腳本，之后即可通過FPGA/CPLD開發(fā)工具Quartus II來完成相應(yīng)的處理。DSP Builder依賴于數(shù)學(xué)分析工具M(jìn)atlab/Simulink，以Simulink的Blockset形式出現(xiàn)，可以在Simulink中進(jìn)行圖形化設(shè)計和仿真。在安裝DSP Builder軟件后，Matlab軟件的Simulink庫中會自動添加如下兩個庫：Altera DSP Builder Blockset和Altera DSP Builder Advanced Blockset。后續(xù)的仿真及編譯工作主要基于Altera DSP Builder

19、 Blockset庫中的各個模塊組成的系統(tǒng)。下面以Matlab R2009b(Matalb 7.9.0)版本為例，與Altera公司Quartus II 9.1/DSP Builder v9.1軟件對應(yīng)使用，并以BFSK(二進(jìn)制頻移鍵控)的調(diào)制系統(tǒng)為例，詳細(xì)介紹Simulink的使用步驟。1. 打開Matlab環(huán)境Matlab環(huán)境界面如圖所示，Matlab的主窗口界面被分割成三個窗口：命令窗口(Command Window)、工作區(qū)(Workspace)和命令歷史記錄(Command History)。在命令窗口中可以鍵入Matlab命令，同時獲得Matlab對命令的響應(yīng)信息、出錯警告提示等。

20、2. 建立工作庫在建立一個新的設(shè)計模型前，最好先建立一個新的文件夾，作為工作目錄，并把Matlab當(dāng)前的work目錄切換到新建的文件夾下。可以點擊“File”中的“Set Path”選項，添加該工作目錄路徑，如圖所示“F:Program FilesMATLABR2009bwork”，并將其移到目錄頂部“Move to top”然后保存。在下一次打開Matlab時，可以通過改變主界面中的“Current Folder”，選擇該目錄路徑，改變當(dāng)前Matlab工作目錄。3、打開Simulink庫單擊Matlab界面上的快捷鍵(Simulink)可以打開Simulink的庫文件，如圖所示。上圖即為Si

21、mulink的庫瀏覽器(Library Browser)，在庫瀏覽器的左側(cè)是Simulink Library列表，右側(cè)是選中的Library中的組件、子模塊列表。其中左側(cè)Library列表中的“Simulink”庫是Simulink的基本模型庫。當(dāng)安裝完DSP Builder v9.1后，在Simulink的庫瀏覽器中可以看到多出的兩個庫文件：“Altera DSP Builder Advanced Blockset”和“Altera DSP Builder Blockset”。在以下的DSP Builder應(yīng)用中，主要是使用“Altera DSP Builder Blockset”庫中的組件

22、、子模型來完成各項設(shè)計，再使用Simulink完成模型的仿真驗證。4. Simulink的模型文件在打開Simulink庫瀏覽器后，需要新建一個Simulink的模型文件(后綴為mdl)，如圖，在Simulink的庫瀏覽器中選擇“File”菜單，在出現(xiàn)的菜單項中選擇“New”，在彈出的子菜單項中選擇新建模型“Model”即可，或者通過直接單擊界面上的打開一個空白文件。5、添加正弦產(chǎn)生模塊如下圖，點擊Simulink庫瀏覽器左側(cè)的庫內(nèi)樹形列表中的“Simulink”條，使其庫器件展開，這時會出現(xiàn)一長串樹形列表，對基本模型庫的子模塊(Block)進(jìn)行了分組。再次點擊其中的“Sources”項，選

23、中庫瀏覽器右側(cè)的“Sine Wave”組件，按住鼠標(biāo)左鍵并拖動“Sine Wave”模塊到新模型窗口中。該模塊即為BFSK調(diào)制的一個輸入載波，為了便于確認(rèn)，雙擊模塊下方的名字“Sine Wave”，將其修改為“fc1”。雙擊該模塊可以得到“Source Block Parameters: fc1”的對話框，這里包括了該模塊功能的介紹，以及各個相關(guān)參數(shù)的設(shè)定。修改參數(shù)設(shè)置如上圖，其中幅度(Amplitude)為210-1，表示輸入信號位寬(Number of Bits)為11位；頻率(Frequency(rad/sec)設(shè)定為263.158kHz；初始相位為pi/2表示產(chǎn)生余弦波；由于采樣頻率為

24、2MHz，采樣時間(Sample time)設(shè)為1/2000000。設(shè)置完成后點擊“OK”即可。可以利用同樣的方法放置并設(shè)置BFSK調(diào)制的另一個輸入載波，頻率為277.778kHz，其余參數(shù)相同即可。6、添加輸入端口模塊如下圖，點擊Simulink庫瀏覽器左側(cè)的庫內(nèi)樹形列表中的“Altera DSP Builder Blockset”條，選擇其中的“IO & Bus”項并展開，選中庫瀏覽器右側(cè)的“Input”模塊，同樣按住鼠標(biāo)左鍵將其拖動到模型窗口中。將該輸入端口名稱改為“SinIn1”，雙擊模塊，得到如下圖的參數(shù)設(shè)置對話框，設(shè)置如下，總線類型(Bus Type)選擇有符號整數(shù)(Sig

25、ned Integer)，輸出位寬(number of bits)設(shè)定為11位。下面把這兩個模塊連接起來，將鼠標(biāo)的指針移動到模塊的輸入或輸出端口上，鼠標(biāo)指針就會變成十字形“+”，這時按住鼠標(biāo)左鍵，拖動鼠標(biāo)就可以連線了?；蛘呦劝醋　癈trl”鍵，然后用鼠標(biāo)單擊第一個模塊fc1，再單擊第二個模塊SinIn1，則會自動產(chǎn)生連線，連線后如圖所示。7、完成BFSK調(diào)制模型 按照上述方法，依照BFSK調(diào)制系統(tǒng)的原理框圖，可以逐步添加各個功能模塊以及輸入、輸出端口，最終完成的BFSK調(diào)制模型文件如下圖所示。上圖中用到了波形觀察模塊示波器“Scope”，該模塊屬于Simulink庫下的Sinks庫。雙擊該模塊

26、，打開的是一個示波器窗口，其中只有一個信號的波形觀察窗口，若希望可以同時觀察多路信號，可以點擊Scope模塊窗口上側(cè)工具欄的第二個工具按鈕“Parameters”，參數(shù)設(shè)置按鈕，打開Scope參數(shù)設(shè)置對話框。在Scope參數(shù)設(shè)置對話框中有 “Gerneral”(通用)和“Data history”(數(shù)據(jù)歷史) 兩個選項頁。在“Gerneral”選項頁中將“Number of axes”參數(shù)改為2，如圖所示。點擊“OK”按鈕確認(rèn)后，可以看到Scope窗口增加為兩個波形觀察窗，每個觀察窗都可以分別觀察信號波形，而且相對獨立。 頻譜觀察模塊“Spectrum Scope”屬于“Signal Proc

27、essing Blockset”下的“Signal Processing Sinks”庫，可以用來觀察輸出BFSK調(diào)制信號的頻譜波形情況。8、加入時鐘模塊展開“Altera DSP Builder Blockset”庫下的“AltLab”，選擇“Clock”模塊添加到模型文件中，并雙擊模塊，設(shè)置參數(shù)如下圖所示。9、設(shè)計文件存盤 完成系統(tǒng)中各個模塊的設(shè)置與連接后，在進(jìn)行仿真驗證和編譯(Signal Compiler)之前，先對設(shè)計進(jìn)行存盤操作。點擊新建模型窗口的“File”菜單，在下拉菜單中選擇“Save”項，取名并保存，等同于直接點擊窗口界面的按鈕。在上述例子中，對新建模型取名為“fskmod

28、u”，模型文件為fskmodu.mdl。在保存完畢后，新建模型窗口的標(biāo)題欄就會顯示模型名稱，如下圖所示。注意：對模型文件取名時，盡量用英文字母開頭，不使用空格，不用中文，文件名不要過長。10、Simulink模型仿真 在對模型取名存盤后，就可以對文件進(jìn)行編譯，并把mdl文件轉(zhuǎn)換為VHDL文件。不過現(xiàn)在模型的正確性還是未知的，需要進(jìn)行仿真驗證。Matlab的Simulink環(huán)境具有強大的圖形化仿真驗證功能。用DSP Builder模塊設(shè)計好一個新的模型后，可以直接在Simulink中進(jìn)行算法級、系統(tǒng)級仿真驗證。對一個模型文件進(jìn)行仿真，需要施加合適的激勵、一定的仿真步進(jìn)和仿真周期，并添加合適的觀察

29、點和觀察方式。在fskmodu模型窗口中，點擊“Simulation”菜單，在下拉菜單中選擇“Configuration Parameters.”菜單項，將彈出fskmodu模型的仿真參數(shù)設(shè)置對話框“Configuration Parameters: fskmodu/Configuration (Active)”。該對話框中的“Solver”選項包括了仿真基本的時間設(shè)置、步進(jìn)間隔、方式設(shè)置及輸出選項設(shè)置。具體各項設(shè)置如上圖所示，最后，點擊“OK”按鈕確認(rèn)。11、啟動仿真在fskmodu模型窗口中選擇“Simulation”菜單，再選“Start”項開始仿真，或者直接點擊按鈕開始。待仿真結(jié)束，雙

30、擊Scope模塊，打開示波器觀察窗。下圖給出了仿真結(jié)果，顯示的是系統(tǒng)生成的BFSK調(diào)制信號的基帶波形及時域波形圖，在下面的放大波形圖中，可以清晰的看到在不同的基帶信號值“0”和“1”下，BFSK信號具有不同的頻率，此時生成的是相位不連續(xù)的BFSK信號。在Scope觀察窗中，可以使用工具欄中的按鈕來放大或縮小波形，或者用鼠標(biāo)左鍵選擇波形并放大，也可以在波形上單擊鼠標(biāo)右鍵使用“Autoscale”，使波形自動適配波形觀察窗。模塊“fsk modu Spectrum”可以得到BFSK調(diào)制信號的頻譜波形，如圖所示。該BFSK信號在頻率為270.468kHz附近（263.158kHz及277.778kH

31、z）兩處有明顯的波峰，表明實現(xiàn)了BFSK調(diào)制信號的產(chǎn)生。12、編譯模型文件在Simulink中完成仿真驗證后，就需要把設(shè)計轉(zhuǎn)到硬件上加以實現(xiàn)，并獲得針對特定FPGA芯片的VHDL代碼，這是整個DSP Builder設(shè)計流程中最為關(guān)鍵的一步，包括對模型文件的編譯，以及RTL的仿真。首先需要放置Signal Compiler模塊，選擇 “Altera DSP Builder Blockset”庫中“AltLab”項內(nèi)的“Signal Compiler”模塊，將其拖放到fskmodu.mdl文件中，如圖。雙擊該模塊，在下圖所示的對話框中可以選擇進(jìn)行編譯所使用的器件類型，此例中選擇默認(rèn)的Stratix Family，以及AUTO Device，單擊“Compile”即可對完成的fskmodu.mdl模型文件進(jìn)行編譯。編譯沒有錯誤，成功完成后，點擊“OK”即可，然后再次保存fskmodu.mdl模型文件。13、運行RT