新實(shí)驗(yàn)指導(dǎo)書

1、實(shí)驗(yàn)1：基本邏輯門電路功能測試（采用分立元件）一、實(shí)驗(yàn)?zāi)康?：掌握各種門電路的邏輯功能及測試方法。2：學(xué)習(xí)用與非門組成其它邏輯門電路。二、實(shí)驗(yàn)用的儀器、儀表TEC實(shí)驗(yàn)箱 74LS00二輸入四與非門三態(tài)門74LS125三、實(shí)驗(yàn)原理與非門的邏輯功能是：當(dāng)輸入端中有一個(gè)或一個(gè)以上低電平時(shí)，輸出端為高電平。只有當(dāng)輸入端全為高電平時(shí)，輸出端才為低電平（即有“0”得“1”，全“1”出“0”）。 三態(tài)輸出門是一種特殊的門電路。它與普通的邏輯門電路不同，它的輸出狀態(tài)除了高、低電平兩種狀態(tài)（均為低阻狀態(tài)）外，還用第三種狀態(tài),即高阻態(tài)。處于高阻態(tài)時(shí)，電路與負(fù)載之間相當(dāng)于開路。三態(tài)門主要用途之一是實(shí)現(xiàn)總線傳輸。三態(tài)

2、輸出門符號(hào)與功能表如下（此例以高有效的使能器件為例）。四、實(shí)驗(yàn)內(nèi)容1：測試二輸入與非門的邏輯功能與非門的輸入端接邏輯開關(guān)電平，輸出端接發(fā)光二極管。按表12所示測試與非門，并將測試結(jié)果填入表中。 表1輸入輸出AB對(duì)地電位邏輯狀態(tài)00011 0112：學(xué)習(xí)用二輸入與非門構(gòu)成其他邏輯電路的方法，并測試。l 與門邏輯功能實(shí)現(xiàn)：根據(jù)布爾代數(shù)的理論，,所以用2個(gè)與非門即可實(shí)現(xiàn)與門邏輯功能。輸入A、B接邏輯開關(guān)，輸出端接發(fā)光二極管。參考表1，設(shè)計(jì)表格，并將測試結(jié)果填入表中。l 或門邏輯功能實(shí)現(xiàn)： 根據(jù)布爾代數(shù)的理論，,所以用3個(gè)與非門即可實(shí)現(xiàn)或門邏輯功能。輸入A、B接邏輯開關(guān)，輸出端接發(fā)光二極管。參考表11

3、，設(shè)計(jì)表格，并將測試結(jié)果填入表中。l 異或門邏輯功能實(shí)現(xiàn)： 根據(jù)布爾代數(shù)的理論，,根跟據(jù)此異或邏輯表達(dá)式經(jīng)過變換，邏輯圖如下，請(qǐng)自行驗(yàn)證此邏輯圖的正確性，同時(shí)思考如果直接據(jù)邏輯表達(dá)式畫邏輯圖，效果如何，近而體會(huì)變換的作用。輸入A、B接邏輯開關(guān)，輸出端接發(fā)光二極管。參考表11，設(shè)計(jì)表格，并將測試結(jié)果填入表中。3：測試三態(tài)門的邏輯功能三態(tài)門輸入端、使能端分別接邏輯開關(guān)，輸出端接發(fā)光二極管。將測試結(jié)果填入表13中。 表13 輸入輸出CAY001101 五、實(shí)驗(yàn)報(bào)告記錄、整理實(shí)驗(yàn)結(jié)果，并用布爾代數(shù)的理論進(jìn)行分析實(shí)驗(yàn)提示：、K15K0為普通的電平開關(guān)，為輸入端提供高低電平信號(hào)，撥上去為，撥下去為。12個(gè)

4、發(fā)光二極管位于實(shí)驗(yàn)箱的下部中間位置，用于指示信號(hào)的高低電平，信號(hào)輸入孔L0L11接入高電平時(shí)，相應(yīng)的二極管點(diǎn)亮，信號(hào)輸入孔L0L11接入低電平時(shí)，相應(yīng)的二極管熄滅。實(shí)驗(yàn)用芯片內(nèi)部邏輯圖實(shí)驗(yàn)的基本步驟本實(shí)驗(yàn)指導(dǎo)書的所有實(shí)驗(yàn)基于EDA實(shí)驗(yàn)臺(tái)進(jìn)行。采用軟件為Quartus II ,硬件芯片為ALTERA 的Cyclone II 系列FPGA芯片EP2C8Q208C8。使用本EDA實(shí)驗(yàn)臺(tái)進(jìn)行數(shù)字邏輯實(shí)驗(yàn)，不需要進(jìn)行手工接線。實(shí)驗(yàn)工作分3步進(jìn)行：1：在PC機(jī)上，基于Quartus II軟件進(jìn)行原理圖（邏輯圖）的設(shè)計(jì)，設(shè)計(jì)完成后，需要經(jīng)過引腳鎖定、編譯下載到EDA實(shí)驗(yàn)臺(tái)上的FPGA芯片中。下載完成后，即在

5、FPGA芯片中形成物理的邏輯電路。此步工作相當(dāng)于傳統(tǒng)實(shí)驗(yàn)的基于物理器件的接線操作。2:在PC機(jī)上仿真，驗(yàn)證邏輯的正確性3：下載到板子上，進(jìn)行物理驗(yàn)證（需要安裝USB Blaster線纜驅(qū)動(dòng),具體安裝方法自行上網(wǎng)查找）。此過程可以用萬用表、LED指示燈、七段碼等驗(yàn)證實(shí)驗(yàn)的正確性。實(shí)驗(yàn)的注意事項(xiàng)1：Quartus II的工程名和頂層實(shí)體名字必須為英文，且實(shí)體名字必須和VHDL代碼的實(shí)體名字嚴(yán)格一致。存儲(chǔ)路徑最好不要含中文和空格。2：Quartus II的設(shè)計(jì)中所有的命名中，名字不要有空格。3：Quartus II的原理圖方式設(shè)計(jì)中放置“input”“ouput”引腳符號(hào)時(shí)，引腳符號(hào)的虛線框和原件的

6、虛線框要?jiǎng)偤脤?duì)上，以保證連接上，虛線框分開和部分重疊都不能正確連接。4：所用到的時(shí)鐘信號(hào)必須鎖定到28腳，具體原理參考“實(shí)驗(yàn)用到的資源和原理”部分。實(shí)驗(yàn)報(bào)告格式和內(nèi)容書寫實(shí)驗(yàn)報(bào)告，語言要簡練，書寫端正、作圖正規(guī)。按照如下格式和內(nèi)容書寫。注意：試驗(yàn)5為綜合性實(shí)驗(yàn)，其格式和實(shí)驗(yàn)1到4不同，同時(shí)其需要有封面并裝訂成冊(cè)。一般實(shí)驗(yàn)（實(shí)驗(yàn)14）項(xiàng)目名稱一、 實(shí)驗(yàn)?zāi)康募耙蠖?實(shí)驗(yàn)儀器設(shè)備三、 實(shí)驗(yàn)內(nèi)容、結(jié)果四、 實(shí)驗(yàn)總結(jié)包括實(shí)驗(yàn)中遇到的問題，如何解決遇到的問題；實(shí)驗(yàn)后的認(rèn)識(shí)和感悟等。綜合性實(shí)驗(yàn)（實(shí)驗(yàn)5）項(xiàng)目名稱一、 實(shí)驗(yàn)內(nèi)容二、 實(shí)驗(yàn)?zāi)康募耙笕?實(shí)驗(yàn)儀器設(shè)備四、 實(shí)驗(yàn)結(jié)果五、實(shí)驗(yàn)總結(jié)實(shí)驗(yàn)用到的資源和

7、原理需要的資源：1：邏輯開關(guān)2：發(fā)光二極管指示燈3：20M時(shí)鐘數(shù)字邏輯實(shí)驗(yàn)需要用到的輸入為邏輯0、1，由邏輯開關(guān)提供，實(shí)驗(yàn)板提供了5個(gè)邏輯開關(guān)，為KEY_OK，KEY_UP，KEY_DOWN，KEY_LEFT，KEY_RIGHT,和FPGA的連接關(guān)系如下表11。輸出的邏輯0、1接到發(fā)光二極管，實(shí)驗(yàn)臺(tái)提供了4個(gè)發(fā)光二極管。實(shí)驗(yàn)平臺(tái)同時(shí)提供七段碼，具體見表11中。表11FPGA引腳邏輯開關(guān)FPGA引腳發(fā)光二極管PIN_6 KEY_OKPIN_47LED0PIN_3 KEY_UPPIN_48LED1PIN_5 KEY_DOWNPIN_56LED2PIN_4 KEY_LEFTPIN_57LED3PIN

8、_10KEY_RIGHT時(shí)鐘PIN_2820M PIN_143喇叭七段碼PIN_37DIG0PIN_15SEL5PIN_39DIG1PIN_30SEL4PIN_40DIG2PIN_31SEL3PIN_41DIG3PIN_33SEL2PIN_43DIG4PIN_34SEL1PIN_44DIG5PIN_35SEL0PIN_45DIG6PIN_46DIG7從表中可以看出，具體原理如下圖0所示（只列出了兩個(gè)邏輯開關(guān)和兩個(gè)發(fā)光二極管，其余同理）。通過撥動(dòng)邏輯開關(guān)實(shí)現(xiàn)邏輯0、1的輸入，輸出的邏輯0、1通過發(fā)光二極管指示，1亮0滅。時(shí)序電路的實(shí)驗(yàn)要用到時(shí)鐘，由28腳的提供，原理如圖0所示。圖0七段碼部分原理

9、如下圖，其為共陽極數(shù)碼管，采用動(dòng)態(tài)掃描方法實(shí)現(xiàn)6位數(shù)碼管的同時(shí)顯示。實(shí)驗(yàn)2：譯碼器及其應(yīng)用一、實(shí)驗(yàn)?zāi)康?：理解VHDL語言的設(shè)計(jì)流程。2：掌握譯碼器的邏輯功能及應(yīng)用。二、實(shí)驗(yàn)用的儀器、儀表EDA實(shí)驗(yàn)板（臺(tái)） 萬用表 PC機(jī)三、實(shí)驗(yàn)原理譯碼器是一個(gè)多輸入、多輸出的組合邏輯電路。它的作用是把給定的代碼進(jìn)行“翻譯”，變成相應(yīng)的狀態(tài)。譯碼器在數(shù)字系統(tǒng)中有廣泛的用途，如代碼變換、數(shù)據(jù)分配、存儲(chǔ)器尋址、組合控制信號(hào)等。本實(shí)驗(yàn)以74138為主要實(shí)驗(yàn)對(duì)象，圖21為74138的邏輯圖和管腳排列圖。其中A2,A1,A0為地址輸入端，Y0Y7為譯碼輸出端，E1,E2,E3為使能端。表21為74138的功能表，當(dāng)E1

10、1，E2E30時(shí)，器件使能，地址碼所指定的輸出端有信號(hào)（為0）輸出，其余輸出端均為無信號(hào)（全為1）輸出。當(dāng)E10和E2E30兩個(gè)條件不能同時(shí)滿足時(shí)，譯碼器被禁止。所用的輸出同時(shí)為1。圖21 74138的邏輯圖和管腳排列圖表21輸入輸出E1E2+E3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100XXXX11111111X1XXX11111111四、實(shí)驗(yàn)內(nèi)容1:根據(jù)功能表，用VHDL語言設(shè)計(jì)7

11、4138，具體步驟如下(可參考實(shí)驗(yàn)視頻“38譯碼器實(shí)驗(yàn)流程.mp4”)：1) 建立一個(gè)工作目錄，用quartusII-File-New project wizard方式以新建目錄為工作目錄建立一個(gè)采用VHDL file作為輸入的工程，在完成基于VHDL語言實(shí)現(xiàn)138設(shè)計(jì)和仿真驗(yàn)證之后，打開FileCreat UpdateCreat Symbol Files for Current File,從而創(chuàng)建一個(gè)自己設(shè)計(jì)的138 。參考VHDL代碼如下：library ieee;use ieee.std_logic_1164.all;-use ieee.numeric_std.all;USE IEEE.

12、STD_LOGIC_UNSIGNED.ALL;ENTITY decoder3to8 ISPORT (A2,A1,A0,E3,E2,E1 : IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ENTITY decoder3to8 ;ARCHITECTURE BHV OF decoder3to8 IS SIGNAL A: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN A <= A2 & A1 & A0; PROCESS ( A )BEGIN IF(E1 = '1')and

13、(E2 = '0')and(E3 = '0') thenCASE (CONV_INTEGER(A) ISWHEN 0 => Y <= "11111110"WHEN 1 => Y <= "11111101"WHEN 2 => Y <= "11111011"WHEN 3 => Y <= "11110111" WHEN 4 => Y <= "11101111" WHEN 5 => Y <= &quo

14、t;11011111"WHEN 6 => Y <= "10111111"WHEN 7 => Y <= "01111111"WHEN OTHERS =>Y <= "11111111"END CASE; elseY <= "11111111"END IF; END PROCESS; END ARCHITECTURE BHV;2) 重新建立一個(gè)目錄，把步驟1中的工程文件目錄打開，找到對(duì)應(yīng)的*.bsf 核*.vhd,將此兩個(gè)文件拷貝到當(dāng)前目錄。關(guān)閉前一個(gè)工程，以當(dāng)前新建立

15、的目錄為工作目錄，新建一個(gè)工程，具體方式如同步驟1。工程建立完畢，首先選擇File>New,選擇Block Diagram/Schematic File，按OK。出現(xiàn)如下窗口，用鼠標(biāo)展開Project（如下圖標(biāo)識(shí)所示），選中其中的我們?cè)O(shè)計(jì)的138。用鼠標(biāo)展開此處2：用自己設(shè)計(jì)的74138，用原理圖方式驗(yàn)證74138邏輯功能，視頻中有詳細(xì)步驟。將E1,E2,E3和地址輸入端A2、A1、A0和開關(guān)相接。五個(gè)輸出端接到LED指示燈。撥動(dòng)邏輯開關(guān)，按表22測試功能，并記錄測試結(jié)果。表22輸入輸出E1E2+E3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y71000010001100101001110

16、1001010110110101110XXXXX1XXX3：重復(fù)上述驗(yàn)證138邏輯功能的實(shí)驗(yàn)步驟，用74138實(shí)現(xiàn)邏輯函數(shù)。即使用已經(jīng)設(shè)計(jì)的138器件，用原理圖方式實(shí)現(xiàn)如下邏輯函數(shù),其中7420位四輸入與非門，可以向放input和output引腳一樣，直接輸入7420即可找到，直接引用已有的器件，也可以自行設(shè)計(jì)一個(gè)四輸入與非門（步驟同設(shè)計(jì)138一樣）。,實(shí)現(xiàn)該邏輯函數(shù)電路如圖2-3,將測試結(jié)果記錄在表23中。圖2-3 表23輸入輸出E1E2+E3ABC10000100011001010011101001010110110101114、實(shí)驗(yàn)板（箱）端的工作“74138邏輯功能的測”和“用7413

17、8實(shí)現(xiàn)邏輯函數(shù)”部分工作主要完成對(duì)邏輯電路功能的測試，采用對(duì)輸入邏輯開關(guān)的切換，實(shí)現(xiàn)不同的“0”“1”輸入，從而輸出端輸出不同的邏輯電平，使指示燈亮或滅。完成實(shí)驗(yàn)內(nèi)容中各個(gè)表的填入，完成實(shí)驗(yàn)工作。五、實(shí)驗(yàn)報(bào)告1：將測試結(jié)果填入相應(yīng)的表格1) 提供VHDL語言源代碼2) 驗(yàn)證填寫表2-2 2-32：對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行 分析討論總結(jié)寫出實(shí)驗(yàn)結(jié)論。實(shí)驗(yàn)3 觸發(fā)器、移位寄存器的設(shè)計(jì)和應(yīng)用一、實(shí)驗(yàn)?zāi)康?：理解VHDL語言的設(shè)計(jì)流程。2：掌握觸發(fā)器邏輯功能和寄存器的原理。3：掌握移位寄存器的功能和應(yīng)用二、實(shí)驗(yàn)用的儀器、儀表EDA實(shí)驗(yàn)板（臺(tái)） 萬用表 PC機(jī)三、實(shí)驗(yàn)原理1、觸發(fā)器觸發(fā)器具有兩個(gè)穩(wěn)定狀態(tài)，用以表示

18、邏輯狀態(tài)0和1。在一定的外加信號(hào)作用下，可以從一種穩(wěn)定狀態(tài)翻轉(zhuǎn)為另一穩(wěn)定狀態(tài)。它是一個(gè)具有記憶功能的二進(jìn)制信息存儲(chǔ)器件。是構(gòu)成各種時(shí)序電路的最基本的邏輯單元。有RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器等，本實(shí)驗(yàn)重點(diǎn)設(shè)計(jì)和驗(yàn)證用的最為廣泛的D觸發(fā)器。 D觸發(fā)器的狀態(tài)方程為,其輸出狀態(tài)的更新發(fā)生在CP脈沖的上升沿。觸發(fā)器的狀態(tài)只取決于時(shí)鐘到來前D端的狀態(tài)。D觸發(fā)器的功能表如表3-1所示。表31輸 入輸 出RdSdCPDQn+1Qn+110××1001××01111101100111×QnQn2、移位寄存器移位寄存器是具有移位功能的寄存器。是指寄存器中所存的

19、代碼能夠在移位脈沖的作用下依次左移或右移。移位寄存器應(yīng)用很廣，可構(gòu)成移位寄存器型計(jì)數(shù)器；順序脈沖發(fā)送器；串行累加器；可用作數(shù)據(jù)轉(zhuǎn)換，即把并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，或把串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。四、實(shí)驗(yàn)內(nèi)容1、 用VHDL語言設(shè)計(jì)符合表3-1邏輯功能的D觸發(fā)器，生成邏輯圖，具體生成步驟同譯碼器實(shí)驗(yàn)，參考視頻。2、 用由D型觸發(fā)器組成的三位緩沖寄存器測試由四個(gè)D型觸發(fā)器組成的四位緩沖寄存器的原理如圖3-1所示。圖3-1 四位緩沖寄存器1 將D2D0接邏輯開關(guān)，將Q2Q0接發(fā)光二極管顯示。將CLR接一開關(guān)，先使它接地，即送入邏輯0，實(shí)現(xiàn)觸發(fā)器清零，清零完畢接高電平1， CP接一開關(guān)，實(shí)現(xiàn)上升沿的觸發(fā)。2

20、 按表3-2所示，給D2D0依次鍵入000111各種不同組合的數(shù)據(jù)，給CP加單步脈沖信號(hào)，觀察Q2Q0的變化狀態(tài)，并記錄之。 表3-2D2 D1D0Q2 Q1Q0十進(jìn)制的意義0000111011112、移位寄存器測試圖3-2 D型觸發(fā)器組成的左移寄存器圖3-2所示是由四個(gè)D型觸發(fā)器組成的左移移位寄存器。四位左移移位寄存器的功能是，當(dāng)輸入端DIN置1時(shí)，第一個(gè)觸發(fā)器的D0=1，當(dāng)CP的上升沿到來時(shí)，Q0=1，這時(shí)第二個(gè)D觸發(fā)器的D1=1，但要等下一個(gè)CP上升沿到來時(shí)才能有Q1=1。這樣隨著CP脈沖的變化，移位寄存器的置位就逐個(gè)向左移，故稱為左移寄存器。根據(jù)上述原理，可以使用4個(gè)D觸發(fā)器構(gòu)成四位左

21、移移位寄存器。正確設(shè)置好4個(gè)觸發(fā)器的連接及其清零引腳CLRN和脈沖信號(hào)CLK后，按表3-3所示逐個(gè)鍵入脈沖信號(hào)，觀察Q3Q0的變化，并記錄，要求移位前清零,即沒有脈沖來的初態(tài)為0000，DIN=1。 使CLK、DIN、CLRN分別接邏輯開關(guān)，先，使CLR接地，即按一下鍵盤，實(shí)現(xiàn)清零，DIN端的鍵盤不需要按下恰好為1，按動(dòng)CLK端的邏輯開關(guān)，觀察現(xiàn)象并記錄于表3-3 表3-3脈沖個(gè)數(shù)Q3Q2Q1Q0功能012340 0 0 0如果要構(gòu)成一個(gè)四位右移寄存器，應(yīng)將圖3-2的連接線適當(dāng)更改，想想怎樣改。五、實(shí)驗(yàn)報(bào)告1：將測試結(jié)果填入相應(yīng)的表格1) 提供VHDL語言源代碼2) 驗(yàn)證填寫表3-1 3-2 3-32：對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析討論總結(jié)寫出實(shí)驗(yàn)結(jié)論。實(shí)驗(yàn)4：計(jì)數(shù)器一、實(shí)驗(yàn)?zāi)康?：理解VHDL語言的設(shè)計(jì)流程。2：掌握計(jì)算器的邏輯功能原理和應(yīng)用。二、實(shí)驗(yàn)用的儀器、儀表EDA實(shí)驗(yàn)板（臺(tái)） 萬用表 PC機(jī)三、實(shí)驗(yàn)原理計(jì)數(shù)器是一個(gè)用以實(shí)現(xiàn)計(jì)數(shù)功能的時(shí)序部件。它不僅可以用來計(jì)脈沖數(shù)，還常用作數(shù)字系統(tǒng)的定時(shí)，分頻和執(zhí)行數(shù)字運(yùn)算以及其他特定的邏輯功能。計(jì)數(shù)器種類很多。按構(gòu)成計(jì)數(shù)器中的各觸發(fā)器是否使用一個(gè)時(shí)鐘脈沖源來分，有同步計(jì)數(shù)器和異步計(jì)數(shù)器。根據(jù)計(jì)數(shù)制的不同，分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器。根據(jù)計(jì)數(shù)器的增減趨勢，又分為加法、減法和可逆計(jì)數(shù)器。五、 實(shí)驗(yàn)內(nèi)容1：用VHDL語言設(shè)計(jì)