數(shù)字邏輯設(shè)計蘭京川講義PPT課件

1、13.1 邏輯信號和門電路 如何獲得高、低電平？ 高電平對應(yīng) 0 還是 1？VOUTVINVccR獲得高、低電平的基本原理獲得高、低電平的基本原理正邏輯正邏輯positivepositive10負(fù)邏輯負(fù)邏輯negativenegative10第1頁/共46頁23.1 邏輯信號和門電路 從物理的角度 考慮電路如何工作，工作中的電氣特性 實際物理器件不可避免的時間延遲問題 從邏輯角度 輸入、輸出的邏輯關(guān)系三種基本邏輯：與、或、非第2頁/共46頁3基本邏輯運算：與（AND）0 0 00 1 01 0 01 1 1ABZ邏輯表達(dá)式邏輯表達(dá)式Z = A B開關(guān)：開關(guān)：1通、通、0斷斷燈：燈：1亮、亮、0

2、不亮不亮當(dāng)且僅當(dāng)所有輸入當(dāng)且僅當(dāng)所有輸入全為全為1 1時，輸出為時，輸出為1 1真值表真值表&ABZABZ邏輯符號邏輯符號A B Z第3頁/共46頁4基本邏輯運算：或（OR）邏輯表達(dá)式邏輯表達(dá)式：Z = A + BA B Z真值表真值表ABZ只要有任何一個輸只要有任何一個輸入為入為1 1，輸出就為，輸出就為1 11ABZABZ邏輯符號邏輯符號0 0 00 1 11 0 11 1 1第4頁/共46頁5基本邏輯運算：非（NOT）A Z0 11 0真值表真值表邏輯表達(dá)式：邏輯表達(dá)式：Y = A = A AZR產(chǎn)生一個與輸產(chǎn)生一個與輸入相反的輸出入相反的輸出通常稱為反相器（通常稱為反相器（in

3、verter）1ZAAZ邏輯符號邏輯符號第5頁/共46頁6與非 和 或非 與非 邏輯表達(dá)式： Z = ( A B ) 邏輯符號： 或非 邏輯表達(dá)式： Z = ( A + B ) 邏輯符號：&1第6頁/共46頁7邏輯運算邏輯運算 與非與非 或非或非 邏輯符號邏輯符號 邏輯表達(dá)式邏輯表達(dá)式 Y=(AB) Y=(A+B) A B 0 0 0 1 1 0 1 1 Y 1 1 1 0 Y 1 0 0 0 真值表&1第7頁/共46頁83.2 邏輯系列（Logic Family） 同一系列的芯片具有類似的輸入、輸出及內(nèi)部電路特征，但邏輯功能不同。 不同系列的芯片可能不匹配 TTL邏輯系列 C

4、MOS系列 第8頁/共46頁93.2 CMOS邏輯 CMOS邏輯電平邏輯邏輯1（高態(tài)）（高態(tài)）邏輯邏輯0（低態(tài)）（低態(tài)）5.0V3.5V1.5V0.0V未定義未定義典型的典型的5V電源電壓電源電壓其它電源電壓：其它電源電壓：3.3V 或或 2.7V第9頁/共46頁102、MOS晶體管 分為：N溝道 和 P溝道通常：通常：Vgs = 0 Vgs = 0 Rds很高（很高（106 ） 截止?fàn)顟B(tài)截止?fàn)顟B(tài) Vgs Rds 導(dǎo)通狀態(tài)導(dǎo)通狀態(tài)漏極漏極 drain源極源極 source柵極柵極 gateVgs+N溝道溝道源極源極 source漏極漏極 drain柵極柵極 gate+VgsP溝道第10頁/共4

5、6頁11MOS晶體管 分為：N溝道 和 P溝道源極源極 source漏極漏極 drain柵極柵極 gate+VgsP溝道通常：通常：Vgs 兆歐） 無論柵電壓如何 柵漏、柵源之間幾乎沒有電流 （漏電流 leakage current , A） 柵極與源和漏極之間有電容耦合 信號轉(zhuǎn)換時，電容充放電，功耗較大第12頁/共46頁13MOS管的基本開關(guān)電路vI+vO+iD+ VDDRDDGS只要電路參數(shù)選擇合理只要電路參數(shù)選擇合理輸入低，截止，輸出高輸入低，截止，輸出高輸入高，導(dǎo)通，輸出低輸入高，導(dǎo)通，輸出低第13頁/共46頁143、基本的CMOS反相器工作原理1、VIN = 0.0VVGSN = 0

6、.0V，Tn截止VGSP = VIN VDD = 5.0V，Tp導(dǎo)通VOUT VDD = 5.0V2、VIN = VDD = 5.0VVGSN = 5.0V，Tn導(dǎo)通VGSP = VIN VDD = 0.0V ，Tp截止VOUT 0VDD = +5.0VVOUTVINTpTnGDSS第14頁/共46頁154、CMOS與非門 工作原理：1、A、B只要有一個為低 T1、T3至少有一個截止， T2、T4至少有一個導(dǎo)通；Z為高（ VDD）2、A、B都為高 T1、T3都導(dǎo)通， T2，T4都截止， Z為低（ 0V）VDD = +5.0VZABT1T2T4T3第15頁/共46頁164、CMOS或非門工作原理

7、： 1、A、B都為低 T1、T3都截止， T2，T4都導(dǎo)通， Z為高（ VDD） 2、A、B至少有一個為高 T1、T3至少有一個導(dǎo)通， T2、T4至少有一個截止； Z為低（ 0V）VDD = +5.0VZABT1T2T4T3第16頁/共46頁175、扇入（fanin） 門電路所具有的輸入端的數(shù)目 導(dǎo)通電阻的可加性限制了CMOS門的扇入數(shù) 可用較少輸入門級聯(lián)得到較多的輸入第17頁/共46頁186、非反相門VDD = +5.0VAZ非反相緩沖器非反相緩沖器第18頁/共46頁19VDD = +5.0VABZCD7 7、CMOSCMOS與或非門與或非門第19頁/共46頁203.4 CMOS電路的電氣特

8、性 邏輯電壓電平 直流噪聲容限 扇出 速度 功耗 噪聲 靜電放電 漏極開路輸出、三態(tài)輸出物理上的物理上的而不是邏輯上的而不是邏輯上的第20頁/共46頁213.5 CMOS穩(wěn)態(tài)電氣特性 邏輯電平和噪聲容限VDD = +5.0VVOUTVINTpTnVOUTVIN5.01.53.55.0電壓傳輸特性電壓傳輸特性第21頁/共46頁22 邏輯電平規(guī)格高態(tài)高態(tài)不正常狀態(tài)不正常狀態(tài)低態(tài)低態(tài)VOLmaxVILmaxVIHminVOHminVCC0.1V地地0.1V0.7VCC0.3VCC第22頁/共46頁23直流噪聲容限直流噪聲容限（DC noise marginDC noise margin）多大的噪聲會

9、使最壞輸出電壓被破壞得不可識別多大的噪聲會使最壞輸出電壓被破壞得不可識別高態(tài)高態(tài)不正常狀態(tài)不正常狀態(tài)低態(tài)低態(tài)VOLmaxVILmaxVIHminVOHmin30%VCC0.1V第23頁/共46頁24帶電阻性負(fù)載的電路特性要求有一定的驅(qū)動電流才能工作要求有一定的驅(qū)動電流才能工作VCCAZVCCRThevRpRnVThev +VOUTVIN第24頁/共46頁25VCC = + 5.0VRp1M Rn電阻性負(fù)載VOLmaxIOLmax輸出為低態(tài)時輸出為低態(tài)時 VOUT 1M 電阻性負(fù)載VOHminIOHmax輸出為高態(tài)時輸出為高態(tài)時 VOUT = VOHmin輸出端提供電流輸出端提供電流 sourc

10、ing current能提供的最大電流能提供的最大電流 IOHmax （拉電流）（拉電流）第26頁/共46頁27非理想輸入時的電路特性VCC = + 5.0V400 2.5k VIN 1.5VVOUT 4.31VVCC = + 5.0V4k 200 VIN 3.5VVOUT 0.24V輸出電壓變壞（有電阻性負(fù)載時更差）輸出電壓變壞（有電阻性負(fù)載時更差）更糟糕的是：輸出端電流更糟糕的是：輸出端電流 ，功耗，功耗 第27頁/共46頁28扇出（fan-out） 在不超出其最壞輸出電平的條件下， 一個邏輯門能驅(qū)動的輸入端個數(shù)。 扇出需考慮輸出高電平和低電平兩種狀態(tài) 總扇出min（高態(tài)扇出，低態(tài)扇出）

11、直流扇出 和 交流扇出第28頁/共46頁29負(fù)載效應(yīng) 當(dāng)輸出負(fù)載大于它的扇出能力時（P77） 輸出電壓變差（不符合邏輯電平的規(guī)格） 傳輸延遲和轉(zhuǎn)換時間變長 溫度可能升高，可靠性降低，器件失效第29頁/共46頁30不用的CMOS輸入端 不用的CMOS輸入端絕不能懸空XZ1k +5VXZXZ增加了驅(qū)動信號的電增加了驅(qū)動信號的電容負(fù)載，使操作變慢容負(fù)載，使操作變慢第30頁/共46頁31電流尖峰和去耦電容器電流傳輸特性電流傳輸特性iDvI12VDDVDD = +5.0VVOUTVINTpTncurrent spikea & decoupling capacitorscurrent spikea

12、 & decoupling capacitors第31頁/共46頁323.6 CMOS動態(tài)電氣特性考慮兩個方面：速度、功耗轉(zhuǎn)換時間轉(zhuǎn)換時間傳播延遲傳播延遲第32頁/共46頁33轉(zhuǎn)換時間考慮兩個因素： 晶體管的“導(dǎo)通”電阻 寄生電容（stray capacitance）VCC = + 5.0VRLRpRnVL+CL電容兩端電壓不能突變電容兩端電壓不能突變在實際電路中在實際電路中可用時間常數(shù)可用時間常數(shù)近似轉(zhuǎn)換時間近似轉(zhuǎn)換時間P79 圖圖3-36上升時間上升時間t tr r下降時間下降時間t tf f 第33頁/共46頁34傳播延遲P83 圖圖3-42VINVOUTpLHtpHLt信號通路

13、：信號通路：一個特定輸入信號到邏輯元件的一個特定輸入信號到邏輯元件的 特定輸出信號所經(jīng)歷的電氣通路。特定輸出信號所經(jīng)歷的電氣通路。第34頁/共46頁35功率損耗動態(tài)功耗的來源： 兩個管子瞬間同時導(dǎo)通產(chǎn)生的功耗 PT 對負(fù)載電容充、放電所產(chǎn)生的功耗 PLVDD = +5.0VVOUTVINTpTn分為：靜態(tài)功耗、動態(tài)功耗分為：靜態(tài)功耗、動態(tài)功耗CL第35頁/共46頁36功率損耗動態(tài)功耗的來源： 兩個管子瞬間同時導(dǎo)通產(chǎn)生的功耗 PT 對負(fù)載電容充、放電所產(chǎn)生的功耗 PL分為：靜態(tài)功耗、動態(tài)功耗分為：靜態(tài)功耗、動態(tài)功耗V VCC CC 的大小的大小輸入波形的好壞輸入波形的好壞輸入信號頻率輸入信號頻率

14、負(fù)載電容負(fù)載電容輸入信號頻率輸入信號頻率 ( (V VCC CC ) ) 2 2 第36頁/共46頁373.6 CMOS動態(tài)電氣特性考慮兩個方面： 速度 功耗轉(zhuǎn)換時間（轉(zhuǎn)換時間（transition time）傳播延遲（傳播延遲（propagation delay）靜態(tài)功耗（靜態(tài)功耗（static power dissipation）動態(tài)功耗（動態(tài)功耗（dynamic power dissipation）第37頁/共46頁383.7 其他CMOS輸入輸出結(jié)構(gòu) 傳輸門當(dāng)當(dāng)EN = 0EN = 0，EN_L = 1EN_L = 1， 晶體管截止，晶體管截止， A A、B B斷開斷開當(dāng)當(dāng)EN = 1

15、EN = 1，EN_L = 0EN_L = 0， 晶體管導(dǎo)通，晶體管導(dǎo)通， A A、B B之間低之間低 阻抗連接阻抗連接v雙向器件雙向器件v傳播延遲非常短傳播延遲非常短ENEN_LAB第38頁/共46頁39施密特觸發(fā)器輸入VOUTVIN5.02.1 2.95.0電壓傳輸特性電壓傳輸特性VT+VT-輸輸入入門限門限電壓電壓VT+VT-采用內(nèi)部反饋，邊沿更陡采用內(nèi)部反饋，邊沿更陡滯后：滯后：兩個門限電壓之差兩個門限電壓之差邏輯符號：邏輯符號：第39頁/共46頁40三態(tài)輸出VCCOUTENA當(dāng)當(dāng)EN=0EN=0時，時， C=1, Tp C=1, Tp截止截止 B=1, D=0, Tn B=1, D=

16、0, Tn截止截止 高阻態(tài)高阻態(tài)（懸空態(tài)）（懸空態(tài)）當(dāng)當(dāng)EN=1EN=1時，時， C=A C=A , B=0 , D=A , B=0 , D=A 由由A A控制輸出為控制輸出為 邏輯邏輯0 0 或或 邏輯邏輯1 1BCDTpTnAENOUT邏輯符號邏輯符號第40頁/共46頁41輸出電平？輸出電平？造成邏輯混亂造成邏輯混亂很大的負(fù)載電流很大的負(fù)載電流同時流過輸出級同時流過輸出級可使門電路損壞可使門電路損壞漏極開路輸出VCCAZ有源上拉有源上拉active pull-upVCCB低低高高有源上拉的有源上拉的CMOSCMOS器件器件其輸出端不能直接相聯(lián)其輸出端不能直接相聯(lián)100 1M 100 1M 第41頁/共46頁42漏極開路輸出ABZVCCVCCR 上拉電阻上拉電阻ABZ邏輯符號邏輯符號希望盡量小，減少上升時間希望盡量小，減少上升時間太小則吸收電流太大太小則吸收電流太大應(yīng)用：驅(qū)動應(yīng)用：驅(qū)動LED、線與、線與、 驅(qū)動多源總線驅(qū)動多源總線第42頁/共46頁43ABZVCCVCCRCDVCCZ = Z1 Z2 = (AB)