數(shù)電實驗實驗報告

1、數(shù)電實驗實驗報告 數(shù)字電路實驗報告 實驗一 組合邏輯電路分析 一. 試驗用集成電路引腳圖 74ls00 集成電路 74ls20 集成電路 四 2 輸入與非門 雙 4 輸入與非門 二. 實驗內(nèi)容 1、實驗一 x12.5 v abcdu1a74ls00nu2a74ls00nu3a74ls00n邏 輯 指 示 燈 ： 燈 亮 表 示 “1”， 燈 滅 表 示 “0”abcd按 邏 輯 開 關(guān) ， “1”表 示 高 電 平 ， “0”表 示 低 電 平 自擬表格并記錄: a b c d y a b c d y 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1

2、0 0 1 0 1 0 0 0 0 1 1 1 1 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 2、實驗二 密碼鎖得開鎖條件就是:撥對密碼,鑰匙插入鎖眼將電源接通,當(dāng)兩個條件同時滿足時,開鎖信號為“1”,將鎖翻開。否那么,報警信號為“1”,那么接通警鈴。試分析密碼鎖得密碼 abcd就是什么？ u1a74ls00du1b74ls00du1c74ls00du1d74ls00du2a74ls00du2b74ls00du2c74ls00du3a74ls20dx12.5 v

3、 x22.5 v vcc5vad abcd 接邏輯電平開關(guān)。 最簡表達(dá)式為:x1=abcd 密碼為: 1001 表格為: a b c d x1 x2 a b c d x1 x2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 0 1 三、實驗體會: : 1、分析組合邏輯電

4、路時,可以通過邏輯表達(dá)式,電路圖與真值表之間得相互轉(zhuǎn)換來到達(dá)實驗所要求得目得。 2、這次試驗比擬簡單,熟悉了一些簡單得組合邏輯電路與芯片 ,與使用仿真軟件來設(shè)計與構(gòu)造邏輯電路來求解。 實驗二 組合邏輯實驗( 一) 半加器與全加器 一. 實驗?zāi)康?1. 熟悉用門電路設(shè)計組合電路得原理與方法步驟 二. 預(yù)習(xí)內(nèi)容 1. 復(fù)習(xí)用門電路設(shè)計組合邏輯電路得原理與方法步驟。 2. 復(fù)習(xí)二進(jìn)制數(shù)得運算。 3. 用“與非門”設(shè)計半加器得邏輯圖。 4. 完成用“異或門”、“與或非”門、“與非”門設(shè)計全加器得邏輯圖。 5. 完成用“異或”門設(shè)計得 3 變量判奇電路得原理圖。 三. 元件參考 依次為 74ls283、

5、74ls00、74ls51、74ls136 其中 74ls51:y=(ab+cd),74ls136:y=a?b(oc 門) 四. 實驗內(nèi)容 1. 用與非門組成半加器,用或非門、與或非門、與非門組成全加器(電路自擬) u1nor2u2nor2u3nor2u4nor2u5nor2s c 半加器 u1a74ls136du1b74ls136du2c74ls00dr11kr21kvcc5vu3a74ls51d81121391011j1key = aj2key = bj3key = csi2.5 v ci2.5 v 全加器 被加數(shù) a i 0 1 0 1 0 1 0 1 加數(shù) b i 0 0 1 1 0

6、0 1 1 前級進(jìn)位 c i1 0 0 0 0 1 1 1 1 與 s i 0 1 1 0 1 0 0 1 新進(jìn)位 c i 0 0 0 1 0 1 1 1 2. 用異或門設(shè)計 3 變量判奇電路,要求變量中 1 得個數(shù)為奇數(shù)就是,輸出為 1,否那么為 0、 vcc5vj1key = aj2key = bj3key = cu1a74ls136du1b74ls136dr11kx12.5 v 3 變量判奇電路 輸入 a 0 0 0 0 1 1 1 1 輸入 b 0 0 1 1 0 0 1 1 輸入 c 0 1 0 1 0 1 0 1 輸出 l 0 1 1 0 1 0 0 1 3. “74ls283”全

7、加器邏輯功能測試 測試結(jié)果填入下表中: 被加數(shù) a 4 a 3 a2a 1 0111 1001 加數(shù) b 4 b 3 b 2 b 1 0001 0111 前級進(jìn)位 c 0 0 或 1 0 或 1 與 s 4 s 3 s 2 s 1 1000 1001 0000 0001 新進(jìn)位 c 4 0 0 1 1 五. 實驗體會: 1、通過這次實驗,掌握了熟悉半加器與全加器得邏輯功能 2、這次實驗得邏輯電路圖比擬復(fù)雜,涉及了異或門、與或非門、與非門三種邏輯門,在接線時應(yīng)注意不要接錯。各芯片得電源與接地不能忘記接。 實驗三 組合邏輯實驗( 二) 數(shù)據(jù)選擇器與譯碼器得應(yīng)用 一. 實驗?zāi)康?熟悉數(shù)據(jù)選擇器與數(shù)據(jù)

8、分配器得邏輯功能與掌握其使用方法 二. 預(yù)習(xí)內(nèi)容 1. 了解所有元器件得邏輯功能與管腳排列 2. 復(fù)習(xí)有關(guān)數(shù)據(jù)選擇器與譯碼器得內(nèi)容 3. 用八選一數(shù)據(jù)選擇器產(chǎn)生邏輯函數(shù) l=abc+abc+abc+abc 與 l=a?b?c 4. 用 3 線8 線譯碼器與與非門構(gòu)成一個全加器 三. 參考元件 數(shù)據(jù)選擇器 74ls151,38 線譯碼器 74ls138、 四. 實驗內(nèi)容 1、數(shù)據(jù)選擇器得使用: 當(dāng)使能端 en=0 時,y 就是 a 2 ,a 1 ,a 0 與輸入數(shù)據(jù) d 0 d 7 得與或函數(shù),其表達(dá)式為: y= (表達(dá)式 1) 式中 m i 就是 a 2 ,a 1 ,a 0 構(gòu)成得最小項,顯然

9、當(dāng) d i =1 時,其對應(yīng)得最小項 m i 在與或表達(dá)式中出現(xiàn)。當(dāng) d i =0 時,對應(yīng)得最小項就不出現(xiàn)。利用這一點,不難實現(xiàn)組合電路。 將數(shù)據(jù)選擇器得地址信號a 2 ,a 1 ,a 0 作為函數(shù)得輸入變量,數(shù)據(jù)輸入d 0 d 7 作為控制信號,控制各最小項在輸出邏輯函數(shù)中就是否出現(xiàn),就是能端 en 始終保持低電平,這樣,八選一數(shù)據(jù)選擇器就成為一個三變量得函數(shù)產(chǎn)生器。 用八選一數(shù)據(jù)選擇器 74ls151 產(chǎn)生邏輯函數(shù) 將上式寫成如下形式:l=m 1 d 1 +m 3 d 3 +m 6 d 6 +m 7 d 7 該式符合表達(dá)式 1 得標(biāo)準(zhǔn)形式,顯然 d 1 、d 3 、d 6 、d 7 都應(yīng)

10、該等于 1,二式中沒有出現(xiàn)得最小項 m 0 、m 2 、m 4 、m 5 ,它們得控制信號 d 0 、d 2 、d 4 、d 5 都應(yīng)該等于 0。由此可畫出該邏輯函數(shù)產(chǎn)生器得邏輯圖。 l=abc+abc+abc+abc 用八選一數(shù)據(jù)選擇器 74ls151 產(chǎn)生邏輯函數(shù) 根據(jù)上述原理自行設(shè)計邏輯圖,并驗證實際結(jié)果。 u174ls151dw6d04d13d22d31d415d514d613d712a11c9b10y5g7vcc5vx12.5 v j1key = aj2key = bj3key = c 2、3 線8 線譯碼器得應(yīng)用 用 3 線8 線譯碼器 74ls138 與與非門構(gòu)成一個全加器。寫出

11、邏輯表達(dá)式并設(shè)計電路圖,驗證實際結(jié)果。 u174ls138dy015y114y213y312y411y510y69y77a1b2c3g16g2a4g2b5u2a74ls20du2b74ls20dj1key = aj2key = bj3key = cvcc5v x12.5 v x22.5 v 3、擴展內(nèi)容 用一片 74ls151 構(gòu)成 4 變量判奇電路 u174ls151dw6d04d13d22d31d415d514d613d712a11c9b10y5g7j1key = dj2key = aj3key = bj4key = cu2a7404nvcc5vx12.5 v 五、實驗體會 1、數(shù)據(jù)選擇器

12、用來對數(shù)據(jù)進(jìn)行選擇,特別選擇適用于函數(shù)得別離,就是比擬常用得組合邏輯器件;譯碼器用于數(shù)據(jù)得編碼與譯碼中,也就是較常用得邏輯器件。 2、集成得組合邏輯電路也就是有簡單得門電路組合而成,可以根據(jù)對邏輯電路得連接,集成得邏輯器件之間可以相互轉(zhuǎn)化,功能也進(jìn)行了擴展了。 實驗四: 觸發(fā)器與計數(shù)器 一、 實驗?zāi)康?1、 熟悉 jk 觸發(fā)器得根本邏輯功能與原理。 2、 了解二進(jìn)制計數(shù)器工作原理。 3、 設(shè)計并驗證十進(jìn)制,六進(jìn)制計數(shù)器。 二、 預(yù)習(xí)內(nèi)容 1、 復(fù)習(xí)有關(guān) rs 觸發(fā)器,jk 觸發(fā)器,d 觸發(fā)器得內(nèi)容。 觸發(fā)器就是構(gòu)成時序邏輯電路得根本邏輯單元,具有記憶、存儲二進(jìn)制信息得功能。 從功能上瞧,觸發(fā)器

13、可分為 rs、d、jk、t、t等幾種類型。上述幾種觸發(fā)器雖然功能不同,但相互之間可以轉(zhuǎn)換。邊沿觸發(fā)器就是指,只有在時鐘脈沖信號 cp 得上升沿或者就是下降沿到來時,接收此刻得輸入信號,進(jìn)行狀態(tài)轉(zhuǎn)換,而在其它任何時候輸入信號得變化都不會影響到電路得狀態(tài)。 2、 預(yù)習(xí)有關(guān)計數(shù)器得工作原理。 統(tǒng)計輸入脈沖個數(shù)得過程計數(shù)。能夠完成計數(shù)工作得電路成為計數(shù)器。計數(shù)器得根本功能就是統(tǒng)計時鐘脈沖得個數(shù),即實現(xiàn)計數(shù)操作,也用于分頻、定時、產(chǎn)生節(jié)拍脈沖等。計數(shù)器得種類很多,根據(jù)計數(shù)脈沖引入方式得不同,將計數(shù)器分為同步計數(shù)器與異步計數(shù)器;根據(jù)計數(shù)過程中計數(shù)變化趨勢,將計數(shù)器分為加法計數(shù)器、減法計數(shù)器、可逆計數(shù)器;根

14、據(jù)計數(shù)器中計數(shù)長度得不同,可以將計數(shù)器分為二進(jìn)制計數(shù)器與非二進(jìn)制計數(shù)器(例如十進(jìn)制、n 進(jìn)制)。 二進(jìn)制計數(shù)器就是構(gòu)成其她各種計數(shù)器得根底。按照計數(shù)器中計數(shù)值得編碼方式,用 n 表示二進(jìn)制代碼,n 表示狀態(tài)位,滿足 n=2“得計數(shù)器稱作二進(jìn)制計數(shù)器。74ls161d就是常見得二進(jìn)制加法同步計數(shù)器 3、 用觸發(fā)器組成三進(jìn)制計數(shù)器。設(shè)計電路圖。 4、 用 74 ls 163 與與非門組成四位二進(jìn)制計數(shù)器,十進(jìn)制計數(shù)器,六進(jìn)制計數(shù)器。設(shè)計電路圖。 三、 參考元件 74ls00 74ls107 74ls74 74ls163 四、實驗內(nèi)容 1、rs 觸發(fā)器邏輯功能測試 u1a74ls00du1b74ls

15、00dvcc5vj1key = rj2key = sx12.5 v x22.5 v rs 觸發(fā)器 r s q 觸發(fā)器電位 0 1 0 1 0 1 0 1 0 1 1 1 0 0 不確定 0 0 不變 不變 保持 2、74ls163 得邏輯功能測試 u174ls163dqa14qb13qc12qd11rco15a3b4c5d6enp7ent10load2clr1clk9v1100 hz 5 v u2a74ls00dvcc5vgndx12.5 v x22.5 v x32.5 v x42.5 v 74ls163 得邏輯功能表如下 輸入 輸出 ct p ct t cp d 0 d 1 d 2 d 3

16、q 0 q 1 q2 q 3 0 x x x x x x x 0 0 0 0 1 0 x x d 0 d 1 d 2 d 3 d 0 d 1 d 2 d 3 1 1 1 1 x x x x 計數(shù) 1 1 0 x x x x x 保持 1 1 x 0 x x x x 保持 3、用 74ls163 組成六進(jìn)制計數(shù)器 u1a74ls00du274ls163dqa14qb13qc12qd11rco15a3b4c5d6enp7ent10load2clr1clk9vcc5vu3dcdhexv150 hz 5 v 輸出 qa qb qc qd 從 0000 逐漸增 1 直至 0101,此時 qa=1,qc=

17、1,經(jīng)過與非門后為低電平,輸入至 clr 同步清零,又開始了下一輪得計數(shù)。故計數(shù)范圍為 00000101,為六進(jìn)制計數(shù)器。 4、用 74ls163 組成十進(jìn)制計數(shù)器 u174ls163dqa14qb13qc12qd11rco15a3b4c5d6enp7ent10load2clr1clk9u2a74ls00du3dcdhexv150 hz 5 v vcc5v 輸出qa qb qc qd 從0000逐漸增1直至1001,此時qa=1,qd=1,經(jīng)過與非門后為低電平,輸入至clr同步清零,又開始了下一輪得計數(shù)。故計數(shù)范圍為00001001,為十進(jìn)制計數(shù)器。 1、 用 74ls163 組成六十進(jìn)制計數(shù)

18、器 u174ls163dqa14qb13qc12qd11rco15a3b4c5d6enp7ent10load2clr1clk9u2a74ls00du3dcdhexv1100 hz 5 v vcc5vu474ls163dqa14qb13qc12qd11rco15a3b4c5d6enp7ent10load2clr1clk9u5a74ls00du6dcdhex 五、實驗體會: 這次試驗熟悉了計數(shù)器、譯碼器、顯示器等器件得使用方法,學(xué)會用它們組成具有計數(shù)、譯碼、顯示等綜合電路,并了解它們得工作原理。利用常用計數(shù)器通過設(shè)計可以實現(xiàn)非常用進(jìn)制計數(shù)器,一般有同步與異步兩種不同得方案,同時也可以采用清零與預(yù)置

19、數(shù)來到達(dá)歸零得目得。 實驗 五 555 集成定時器 一. 實驗?zāi)康?熟悉與使用 555 集成定時器 二. 實驗內(nèi)容 1、555 單穩(wěn)電路 1） 按圖連接,組成一個單穩(wěn)觸發(fā)器 2） 測量輸出端,控制端得電位與理論計算值比擬 3） 用示波器觀察輸出波形以及輸出電壓得脈寬。tw=rcln3=1、1rc a1555virtualgnddisout rstvccthrcontrir15.1kc19.7?fvcc5vv11khz 5 v xsc1abext trig+ 2.555 多諧振蕩器 1)按圖接線,組成一個多諧振蕩器 輸出矩形波得頻率為:f=1、43/(r 1 +2r 2 ) 2)用示波器觀察波形

20、 a1555virtualgnddisout rstvccthrcontrir1100kr210kvcc5vc1270pfxsc1abext trig+ 通過示波器觀察到輸出波形為脈沖波 3、接觸開關(guān) 按圖接線,構(gòu)成一個接觸開關(guān),摸一下觸摸線,led 亮一秒 a1555virtualgnddisout rstvccthrcontrivcc5vr1100kr21kc10.1?fc247?fc30.05?fled1 三. 實驗體會 本次實驗就是關(guān)于 555 集成定時器以及它構(gòu)建得觸發(fā)器與振蕩器。555 定時器在邏輯電路中用得非常廣泛,可以由它產(chǎn)生各種各樣得脈沖波形,一般作為信號源來使用。 實驗六

21、數(shù)字秒表 一. 實驗?zāi)康? 1、了解數(shù)字計時裝置得根本工作原理與簡單設(shè)計方法。 2、熟悉中規(guī)模集成器件與半導(dǎo)體顯示器得使用。 3、了解簡單數(shù)字裝置得調(diào)試方法,驗證所設(shè)計得數(shù)字秒表得功能。 二. 實驗元件: 集成元件:555 一片,74ls163 一片,74ls248 兩片,led 兩片,74ls00 兩片。 二極管 in4148 一個,電位器 100k 一個,電阻,電容。 三. 實驗內(nèi)容: 1、實驗原理框圖 秒信號發(fā)生器用 555 定時器構(gòu)建多諧振蕩電路而成 六十進(jìn)制計數(shù)器用兩塊 74ls163 組成 譯碼電路由 74ls148 組成 數(shù)碼顯示由 led 組成。 2、 設(shè)計內(nèi)容及要求 用上述元器件設(shè)計一個數(shù)字秒表電路,電路包含秒脈沖發(fā)生器、計數(shù)、譯碼,顯示 00至 5