ch065若干典型的時(shí)序邏輯集成電路57857PPT課件

1、6.5 若干典型的時(shí)序邏輯集成電路6.5.1 寄存器和移位寄存器6.5.2 計(jì)數(shù)器第1頁(yè)/共50頁(yè)6.5 若干典型的時(shí)序邏輯集成電路1、 寄存器6.5.1 寄存器和移位寄存器寄存器:是數(shù)字系統(tǒng)中用來(lái)存儲(chǔ)代碼或數(shù)據(jù)的邏輯部件。它的主要組成部分是觸發(fā)器。 一個(gè)觸發(fā)器能存儲(chǔ)1位二進(jìn)制代碼，存儲(chǔ) n 位二進(jìn)制代碼的寄存器需要用 n 個(gè)觸發(fā)器組成。寄存器實(shí)際上是若干觸發(fā)器的集合。第2頁(yè)/共50頁(yè) 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位CMOS寄存器74HC374脈沖邊沿敏感的寄存器第3頁(yè)/共50頁(yè) 1 1D C

2、1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位CMOS寄存器74HC/HCT3741111110111第4頁(yè)/共50頁(yè)8位CMOS寄存器74LV374高阻高阻HHH高阻高阻LLH存入數(shù)據(jù)，禁止輸出存入數(shù)據(jù)，禁止輸出HHL對(duì)應(yīng)內(nèi)部觸發(fā)對(duì)應(yīng)內(nèi)部觸發(fā)器的狀態(tài)器的狀態(tài)LLL存入和讀出數(shù)據(jù)存入和讀出數(shù)據(jù)Q0Q7DNCP輸出輸出內(nèi)部觸發(fā)器內(nèi)部觸發(fā)器輸輸 入入工作模式工作模式OE1nNQ第5頁(yè)/共50頁(yè)2、 移位寄存器移位寄存器是既能寄存數(shù)碼，又能在時(shí)鐘脈沖的作用下使數(shù)移位寄存器是既能寄存數(shù)碼，又能在時(shí)鐘脈沖的作用下使數(shù)碼向高位或向低位移

3、動(dòng)的邏輯功能部件。碼向高位或向低位移動(dòng)的邏輯功能部件。按移動(dòng)方式分單向移位寄存器雙向移位寄存器左移位寄存器移位寄存器的邏輯功能分類移位寄存器的邏輯功能右移位寄存器第6頁(yè)/共50頁(yè) 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF3 FF0 FF1 FF2 (1) 基本移位寄存器（a）電路串行數(shù)據(jù)輸入端串行數(shù)據(jù)輸出端并行數(shù)據(jù)輸出端第7頁(yè)/共50頁(yè)D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1Q3n+1 =D3 = Qn22、寫出激勵(lì)方程：、寫出激勵(lì)方程：3、寫出狀態(tài)方程：、寫出狀態(tài)

4、方程：(b). 工作原理 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 D2=Qn1D0 D2 D1 D3 第8頁(yè)/共50頁(yè) 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后2CP 后3CP 后4CP 后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n+1 =Qn2 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 1011第9頁(yè)/共50頁(yè) DS

5、I CP 1 1 0 1 1 2 4 3 5 6 8 7 0 0 0 0 0 DSI =11010000,從高位開始輸入 串串行行輸輸出出 并并行行輸輸出出DPO 經(jīng)過(guò)4個(gè)CP脈沖作用后，從DS 端串行輸入的數(shù)碼就可以從Q0 Q1 Q2 Q3并行輸出。 串入并出 經(jīng)過(guò)7個(gè)CP脈沖作用后，從DSI 端串行輸入的數(shù)碼就可以從DO 端串行輸出。 串入串出 Q0 Q1 Q2 Q3(DSO) 第10頁(yè)/共50頁(yè)（2）典型集成電路 1D C1 R 1 1 1 1 1 Q0 1D C1 R 1 Q1 1D C1 R 1 Q7 CP CRDSA DSB & 內(nèi)部邏輯圖8位移位寄存器74HC/HCT16

6、4第11頁(yè)/共50頁(yè)2. 多功能雙向移位寄存器 D0 FF0 D1 FF1 D2 FF2 D3 FF3 并并行行輸輸入入 并并行行輸輸出出 右右移移串串行行輸輸入入（DIR） 左左移移串串行行輸輸出出（DOL） 右右移移串串行行輸輸出出（DOR） 左左移移串串行行輸輸入入（DIL） Q0 Q1 Q2 Q3 多功能移位寄存器工作模式簡(jiǎn)圖（1）工作原理高位移向低位-左移低位移向高位-右移第12頁(yè)/共50頁(yè) 1D C1 1D C1 FFm 0 1 3 2 1 0 MUX MUXm Dm1 Dm FFm1 1D C1 FFm+1 Dm+1 Dm CP S1 S0 Qm1 Qm Qm+1 實(shí)現(xiàn)多種功能雙

7、向移位寄存器的一種方案(僅以FFm為例)nmnmQQ11 nmnmQQ11 mnmDQ 1S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11nmnmQQ 1并入不變低位移向高位第13頁(yè)/共50頁(yè)（2）典型集成電路CMOS 4位雙向移位寄存器74HC/HCT194 1S C1 FF0 S1 1 & 1R R 1 DSR 1 S0 1 1 1 & & & 1 DI0 & & & & 1 DI1 & & & & 1 DI2 & & & & 1 DI3 1

8、DSL 1 D0 D0 CP 1 1S C1 FF1 1R R 1 1 D1 D1 1S C1 FF2 1R R 1 1 D2 D2 1S C1 FF3 1R R 1 1 D3 D3 CR 1 1 Q0 1 Q1 1 Q2 1 Q3 Q0 Q1 Q2 Q3 第14頁(yè)/共50頁(yè)74HCT194 的功能表的功能表 10 nQ11 nQ12 nQ13 nQCRnQ0nQ1nQ2nQ3nQ1nQ2nQ0nQ1nQ2nQ3nQ1nQ2nQ37D3D2D1D0DI3*DI2*DI1*DI0*HHH6H HLHH5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左移DSL右移D

9、SRS0S1行并行輸入時(shí)鐘CP串行輸入控制信號(hào)清零輸 出輸 入nQ0nQ1nQ2第15頁(yè)/共50頁(yè)2、計(jì)數(shù)器的分類按脈沖輸入方式，分為同步和異步計(jì)數(shù)器按進(jìn)位體制，分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計(jì)數(shù)器按邏輯功能，分為加法、減法和可逆計(jì)數(shù)器概概 述述1、計(jì)數(shù)器的邏輯功能 計(jì)數(shù)器的基本功能是對(duì)輸入時(shí)鐘脈沖進(jìn)行計(jì)數(shù)。它也可用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列及進(jìn)行數(shù)字運(yùn)算等等。6.5.2 計(jì) 數(shù) 器第16頁(yè)/共50頁(yè)同步計(jì)數(shù)器異步計(jì)數(shù)器加計(jì)數(shù)器減計(jì)數(shù)器可逆計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器非二進(jìn)制計(jì)數(shù)器 十進(jìn)制計(jì)數(shù)器 任意進(jìn)制計(jì)數(shù)器加計(jì)數(shù)器減計(jì)數(shù)器可逆計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器非二進(jìn)制計(jì)數(shù)器 十進(jìn)制計(jì)數(shù)器 任意進(jìn)制計(jì)數(shù)器第1

10、7頁(yè)/共50頁(yè)(1) 異步二進(jìn)制計(jì)數(shù)器-4位異步二進(jìn)制加法計(jì)數(shù)器 工作原理 FF0 R CR Q0 1 FF1 R FF2 R FF3 R 1 CP Q1 Q2 Q3 1 1 1 1 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 C C C C 1、 二進(jìn)制計(jì)數(shù)器第18頁(yè)/共50頁(yè) CP 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Q1 1 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 Q3 0

11、 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 結(jié)論:CPQff210 CPQff411 CPQff812 計(jì)數(shù)器的功能：不僅可以計(jì)數(shù)也可作為分頻器。CPQff1613 第19頁(yè)/共50頁(yè) Q0 CP Q1 Q2 Q3 1 2 3 4 5 6 7 8 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 9 10 11 12 13 14 15 16 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1tpd 2

12、tpd 3tpd 4tpd 4tpd 如考慮每個(gè)觸發(fā)器都有1tpd的延時(shí)，電路會(huì)出現(xiàn)什么問(wèn)題？異步計(jì)數(shù)脈沖的最小周期 Tmin=n tpd。（n為位數(shù)） 第20頁(yè)/共50頁(yè)典型集成電路中規(guī)模集成電路74HC/HCT393中集成了兩個(gè)4位異步二進(jìn)制計(jì)數(shù)器在 5V、25工作條件下，74HC/HCT393中每級(jí)觸發(fā)器的傳輸延遲時(shí)間典型值為6ns。 1CP 1 2 1 1M1Q0 1Q1 1Q2 1Q3 3 4 5 6 2CP 112 2M2Q0 2Q1 2Q2 2Q3 119 8 74HC/HCT393的邏輯符號(hào)第21頁(yè)/共50頁(yè)Q0在每個(gè)CP都翻轉(zhuǎn)一次Q1僅在Q0=1后的下一個(gè)CP到來(lái)時(shí)翻轉(zhuǎn)FF0

13、可采用T=1的T觸發(fā)器FF1可采用T= Q0的T觸發(fā)器Q3僅在Q0=Q1=Q2=1后的下一個(gè)CP到來(lái)時(shí)翻轉(zhuǎn)FF2可采用T= Q0Q1T的觸發(fā)器Q2僅在Q0=Q1=1后的下一個(gè)CP到來(lái)時(shí)翻轉(zhuǎn)FF3可采用T= Q0Q1Q2T的觸發(fā)器4位二進(jìn)制計(jì)數(shù)器狀態(tài)表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3進(jìn)位輸出進(jìn)位輸出電路狀態(tài)電路狀態(tài)計(jì)數(shù)順序計(jì)數(shù)順序(2)二進(jìn)制同步加計(jì)數(shù)器第22頁(yè)/共50頁(yè) FF0 1D C1 T0

14、=CE CE Q0 CP = FF1 1D C1 T1=Q0CE Q1 = FF2 1D C1 T2=Q1Q0CE Q2 = FF3 1D C1 T3=Q2Q1Q0CE Q3 = & & & Q0 Q1 Q2 Q3 1 1 4位二進(jìn)制同步加計(jì)數(shù)器邏輯圖CE=0保持不變CE=1計(jì)數(shù) CEQQQQQQTCEQQQQTCEQQTCET0120123010120010第23頁(yè)/共50頁(yè) Q0 CP Q1 Q2 Q3 1tpd 4位二進(jìn)制同步加計(jì)數(shù)器時(shí)序圖第24頁(yè)/共50頁(yè) D0 & 1 & 1 & 1 F F0 1 D C 1 R Q Q = &

15、 & & 1 F F1 1 D C 1 R Q Q = & & & 1 F F2 1 D C 1 R Q Q = & & & 1 F F3 1 D C 1 R Q Q = = 1 1 Q0 1 Q1 1 Q2 1 Q3 1 TC D1 1 D2 1 D3 1 & 1 1 1 1 1 C E T C EP P E C P C R (2)典型典型 集成計(jì)數(shù)器集成計(jì)數(shù)器74LVC1612選1數(shù)據(jù)選擇器第25頁(yè)/共50頁(yè)(2)(2)時(shí)序圖時(shí)序圖 CR PE CP CEP CET Q0 Q1 Q2 Q3 TC 計(jì)計(jì)數(shù)數(shù) 保保持持 異

16、異步步清清零零 同同步步預(yù)預(yù)置置 D3 D0 D1 D2 TC=CETQ3Q2Q1Q0第26頁(yè)/共50頁(yè)74LVC161邏輯功能表輸輸 入入輸輸 出出清零清零預(yù)預(yù)置置使能使能時(shí)鐘時(shí)鐘預(yù)置數(shù)據(jù)輸入預(yù)置數(shù)據(jù)輸入計(jì)計(jì) 數(shù)數(shù)進(jìn)進(jìn)位位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持*HHHH計(jì)計(jì)數(shù)數(shù)*CR的作用？PECRPE的作用？第27頁(yè)/共50頁(yè)例6.5.1 試用74LVC161構(gòu)成模216的同步二進(jìn)制計(jì)數(shù)器。 LD PE D0 D1 D2 D3 CEP CET CP TC IC0 CR Q0 Q1 Q2 Q3 D0

17、 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2 D3 CEP CET CP TC IC1 CR Q0 Q1 Q2 Q3 D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D14 D15 Q15 Q12 Q13 Q14 第28頁(yè)/共50頁(yè)1. 異步二-十進(jìn)制計(jì)數(shù)器 CP1 CP0 CR 1 1

18、 FF0 C R 1 Q0 Q1 Q2 Q3 1 1 1 1 C R C R & FF1 FF2 FF3 C R 1 1 1 1 1 1 1 1 1 將圖中電路按以下兩種方式連接：試分析它們的邏輯輸出狀態(tài)。0CP1CP接計(jì)數(shù)脈沖信號(hào)，將Q0與相連；（1）1CP0CP接計(jì)數(shù)脈沖信號(hào)，將Q3與相連（2）第29頁(yè)/共50頁(yè)兩種連接方式的狀態(tài)表計(jì)數(shù)順序計(jì)數(shù)順序連接方式連接方式1（8421碼）碼）連接方式連接方式2（5421碼）碼）Q3Q2Q1Q0Q0Q3Q2Q10000000001000100012001000103001100114010001005010110006011010017011

19、11010810001011910011100第30頁(yè)/共50頁(yè) 2. 用集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器 例 用74LVC161構(gòu)成九進(jìn)制加計(jì)數(shù)器。 解：九進(jìn)制計(jì)數(shù)器應(yīng)有9個(gè)狀態(tài)，而74 LVC 161在計(jì)數(shù)過(guò)程中有16個(gè)狀態(tài)。如果設(shè)法跳過(guò)多余的7個(gè)狀態(tài)，則可實(shí)現(xiàn)模9計(jì)數(shù)器。(1) 反饋清零法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 & CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 1001 Q3Q2Q1Q0 第31頁(yè)/共50頁(yè) (2) 反饋置數(shù)法 CP CET

20、 CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 Q3Q2Q1Q0 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 1 1 1 第32頁(yè)/共50頁(yè)（1）工作原理 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 置初態(tài)Q3Q2Q1Q0=0001， 基本環(huán)形計(jì)數(shù)器 0001 0010 01

21、00 1000 Q3Q2Q1Q0 狀態(tài)圖3. 環(huán)形計(jì)數(shù)器第一個(gè)CP:Q3Q2Q1Q0=0010， 第二個(gè)CP:Q3Q2Q1Q0=0100， 第三個(gè)CP:Q3Q2Q1Q0=1000， 第四個(gè)CP:Q3Q2Q1Q0=0001， 第五個(gè)CP:Q3Q2Q1Q0=0010， 第33頁(yè)/共50頁(yè) 1D Q0 CP 1D 1D 1D Q1 Q2 Q3 1D Q4 & a、電路 扭環(huán)形計(jì)數(shù)器b、狀態(tài)表狀態(tài)編號(hào)狀態(tài)編號(hào)Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、狀態(tài)圖 00000 00001 000111

22、 00111 10000 01111 11111 11000 11110 11100 Q4Q3Q2Q1Q0 置初態(tài)Q3Q2Q1Q0=0001， 第34頁(yè)/共50頁(yè)040QQY 011QQY 122QQY 233QQY 344QQY 045QQY 016QQY 127QQY 238QQY 349QQY 狀態(tài)編號(hào)狀態(tài)編號(hào)Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000譯碼電路簡(jiǎn)單,且不會(huì)出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)第35頁(yè)/共50頁(yè) 時(shí)序可編程通用陣列邏輯器件(GAL)2、輸出結(jié)構(gòu)類型太多，給設(shè)計(jì)和使用帶來(lái)不便。2、輸出端

23、設(shè)置了可編程的輸出邏輯宏單元（OLMC）通過(guò)編程可將OLMC設(shè)置成不同的工作狀態(tài)，即一片GAL便可實(shí)現(xiàn)PAL 的5種輸出工作模式。器件的通用性強(qiáng)； GAL的優(yōu)點(diǎn)：1、由于采用的是雙極型熔絲工藝，一旦編程后不能修改； PAL的不足：1、采用電可擦除的E2CMOS工藝可以多次編程；3、GAL工作速度快，功耗小第36頁(yè)/共50頁(yè)6.7.1 時(shí)序可編程邏輯器件中的宏單元 D Q Q 輸輸出出 C OE CLK 輸輸入入 第37頁(yè)/共50頁(yè)1. 通用陣列邏輯（GAL）在PLA和PAL基礎(chǔ)上發(fā)展起來(lái)的增強(qiáng)型器件.電路設(shè)計(jì)者可根據(jù)需要編程，對(duì)宏單元的內(nèi)部電路進(jìn)行不同模式的組合，從而使輸出功能具有一定的靈活性

24、和通用性。6.7.2 時(shí)序可編程邏輯器件的主要類型2. 復(fù)雜可編程邏輯器件（CPLD）集成了多個(gè)邏輯單元塊，每個(gè)邏輯塊就相當(dāng)于一個(gè)GAL器件。這些邏輯塊可以通過(guò)共享可編程開關(guān)陣列組成的互連資源，實(shí)現(xiàn)它們之間的信息交換，也可以與周圍的I/O模塊相連，實(shí)現(xiàn)與芯片外部交換信息。第38頁(yè)/共50頁(yè)3. 現(xiàn)場(chǎng)可編程門陣列（FPGA）芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成，靠縱橫交錯(cuò)的分布式可編程互聯(lián)線連接起來(lái)，可構(gòu)成極其復(fù)雜的邏輯電路。它更適合于實(shí)現(xiàn)多級(jí)邏輯功能，并且具有更高的集成密度和應(yīng)用靈活性在軟件上，亦有相應(yīng)的操作系統(tǒng)配套。這樣，可使整個(gè)數(shù)字系統(tǒng)（包括軟、硬件系統(tǒng)）都在單個(gè)芯片上運(yùn)行，即所

25、謂的SOC技術(shù)。第39頁(yè)/共50頁(yè)可編程與陣列（32X64位）2、GAL舉例GAL16V8的電路結(jié)構(gòu)圖8個(gè)輸入緩沖器298個(gè)反饋/輸入緩沖器8個(gè)三態(tài)輸出緩沖器12198個(gè)輸出邏輯宏單元OLMC輸出使能緩沖器第40頁(yè)/共50頁(yè) GAL的電路結(jié)構(gòu)與PAL類似，由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成，但GAL的輸出端增設(shè)了可編程的的輸出邏輯宏單元（OLMC）。通過(guò)編程可將OLMC設(shè)置為不同的工作狀態(tài)，可實(shí)現(xiàn)PAL的所有輸出結(jié)構(gòu)，產(chǎn)生組合、時(shí)序邏輯電路輸出。第41頁(yè)/共50頁(yè)數(shù)據(jù)選擇器第42頁(yè)/共50頁(yè)乘積項(xiàng)數(shù)據(jù)選擇器(2選1)輸出數(shù)據(jù)選擇器(2選1)三態(tài)數(shù)據(jù)選擇器(4選1)反饋數(shù)據(jù)選擇器(4選1)4個(gè)數(shù)據(jù)選擇器：用不同的控制字實(shí)現(xiàn)不同的輸出電路結(jié)構(gòu)形式第43頁(yè)/共50頁(yè)乘積項(xiàng)數(shù)據(jù)選擇器：根據(jù)AC0和AC1(n)決定與邏輯陣列的第一乘積項(xiàng)是否作為或門的一個(gè)輸入端。只有在G1的輸出為1時(shí)，第一乘積項(xiàng)是或門的