微波爐控制器的設(shè)計(jì)

1、目錄一：設(shè)計(jì)任務(wù)與要求.1二：總體框圖1三：選擇器件3四：功能模塊31.KZQ模塊（程序 仿真圖）3 2.ZZQ模塊（程序 仿真圖）6 3. JSQ模塊（程序 仿真圖）7 4. Seltime模塊（程序 仿真圖）10 . 5.deled模塊（程序 仿真圖）126. div_clk1模塊（程序 仿真圖）147. decode3-8模塊（程序 仿真圖）158. yzdl模塊（程序 仿真圖）17五：總體設(shè)計(jì)電路圖19 1頂層設(shè)計(jì)的電路原理圖19 2頂層設(shè)計(jì)的仿真結(jié)果20 3電路的管腳圖214. 試驗(yàn)箱連接215. 心得體會(huì)21微波爐控制器的設(shè)計(jì)一.設(shè)計(jì)任務(wù)與要求1.設(shè)計(jì)任務(wù) (1)復(fù)位開關(guān)； (2)

2、啟動(dòng)開關(guān)； (3)烹調(diào)時(shí)間設(shè)置； (4)烹調(diào)時(shí)間顯示； (5)七段碼測(cè)試； (6)啟動(dòng)輸出； (7)按TEST鍵可以測(cè)試七段碼管，顯示為“8888”； (8)設(shè)定時(shí)間后，按啟動(dòng)鍵開始烹調(diào)，同時(shí)七段碼顯示剩余時(shí)間，時(shí)間為0 時(shí)，顯示烹調(diào)完成信息“DONE”. 2.要求 能完全實(shí)現(xiàn)微波爐控制器所具有的烹調(diào)時(shí)間設(shè)置、狀態(tài)轉(zhuǎn)換、提醒等功能，以及各個(gè)按鍵所具有的功能。二總體框圖 1.微波爐控制器的總體設(shè)計(jì)方案A模塊化設(shè)計(jì)，下圖：預(yù)設(shè)初值 倒計(jì)時(shí)減計(jì)數(shù) 輸出數(shù)據(jù) B：再在上面大模塊的基礎(chǔ)上進(jìn)行改進(jìn),增加復(fù)位端和測(cè)試端 復(fù)位輸出數(shù)據(jù) 預(yù)設(shè) 倒計(jì)時(shí) 實(shí)現(xiàn)閃爍初值 減計(jì)數(shù) 測(cè)試2模塊功能要求根據(jù)該微波爐控制器的

3、功能設(shè)計(jì)要求，本系統(tǒng)可由以下8個(gè)模塊組成：1.狀態(tài)控制器KZQ；2.數(shù)據(jù)裝載器ZZQ；3.烹調(diào)計(jì)時(shí)器JSQ；4.顯示譯碼器YMQ47;5.seltime模塊 驅(qū)動(dòng)8位八段共陰掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出模塊6.deled模塊 7.驅(qū)動(dòng)八段字形譯碼輸出模塊8.div_clk1分頻器模塊功能是將一個(gè)固定的頻率分成實(shí)驗(yàn)所需頻率。3.模塊功能（1）狀態(tài)控制器KZQ模塊的功能是控制微波爐工作過(guò)程中的狀態(tài)轉(zhuǎn)換，并發(fā)出有關(guān)控制信息：輸入信號(hào)為CLK、TEST、START、SET_T、RESET和DONE,輸出信號(hào)為L(zhǎng)D_DONE、LD_CLK、LD_8888和COOK信號(hào)。KZQ根據(jù)輸入信號(hào)和自身當(dāng)時(shí)所處的

4、狀態(tài)完成狀態(tài)的轉(zhuǎn)換和輸出相應(yīng)的控制信號(hào)：LD_DONE指示ZZQ裝入烹調(diào)完畢的狀態(tài)信息“donE”的顯示驅(qū)動(dòng)信息數(shù)據(jù)；LD_CLK指示ZZQ裝入設(shè)置的烹飪時(shí)間數(shù)據(jù)；LD_8888指示ZZQ裝入用于測(cè)試的數(shù)據(jù)“8888”以顯示驅(qū)動(dòng)信息數(shù)據(jù)；COOK指示烹飪正在進(jìn)行之中，并提示計(jì)時(shí)器進(jìn)行減計(jì)數(shù)。 （2）數(shù)據(jù)裝載器ZZQ模塊的功能是根據(jù)KZQ發(fā)出的控制信號(hào)選擇定時(shí)時(shí)間、測(cè)試數(shù)據(jù)或烹調(diào)完成信息的裝入。當(dāng)LD_DONE為高電平時(shí)，輸出烹調(diào)完畢的狀態(tài)信息數(shù)據(jù)；LD_CLK為高電平時(shí)，輸出設(shè)置的烹飪時(shí)間數(shù)據(jù)；LD_8888為高電平時(shí)，輸出測(cè)試數(shù)據(jù)。輸出信號(hào)LOAD用于提示JSQ將處于數(shù)據(jù)裝入狀態(tài)。（3）計(jì)時(shí)

5、器JSQ模塊的功能是負(fù)責(zé)烹調(diào)過(guò)程中的時(shí)間遞減計(jì)數(shù)，并提供烹調(diào)完成時(shí)的狀態(tài)信號(hào)提供KZQ產(chǎn)生烹調(diào)完成信號(hào)。LOAD為高電平時(shí)完成裝入功能，COOK為高電平時(shí)執(zhí)行逆計(jì)數(shù)功能。輸入DONE指示烹調(diào)完成。MIN_H、MIN_L、SEC_H、和SEC_L為完成烹調(diào)所剩的時(shí)間以及測(cè)試狀態(tài)信息“8888”、烹調(diào)完畢的狀態(tài)信息“donE”的BCD碼信息。（4）seltime 模塊驅(qū)動(dòng)8位八段共陰掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出模塊的功能功能是產(chǎn)生驅(qū)動(dòng)和片選信號(hào)，使各數(shù)碼管完成其相應(yīng)功能,即幫助JSQ端的4個(gè)七段數(shù)碼管在相應(yīng)的試驗(yàn)箱上顯示。（5）deled 模塊驅(qū)動(dòng)八段字形譯碼輸出模塊功能：信號(hào)輸入后，模塊驅(qū)動(dòng)八段

6、字形譯碼輸出，LED6.0分別接八段共陰極數(shù)碼管7個(gè)接口，既有字形輸出。(6)decode3_8模塊功能當(dāng)sel=000時(shí)，選擇q0;當(dāng)sel=001時(shí)，選擇q1;當(dāng)sel=010時(shí)，選擇q2。依次類推當(dāng)num=0000(0)時(shí)，讓數(shù)碼顯示管的abcdefg=1111110(即顯示數(shù)字0)；當(dāng)num=0001時(shí)，讓數(shù)碼顯示管的abcdefg=0110000（即顯示數(shù)字1）;當(dāng)num=0010（即顯示數(shù)字2）時(shí)，讓數(shù)碼顯示管的abcdefg=1101101（即顯示數(shù)字3），依次類推。（7）div_clk1分頻器模塊分成我們所需頻率（8）yzdl模塊預(yù)置數(shù)據(jù)則確認(rèn)鍵yes,預(yù)置完畢后確認(rèn)鍵ok,

7、輸出為data15.0,該模塊可通過(guò)計(jì)數(shù)、取數(shù)、寄存、移位等操作完成預(yù)置數(shù)據(jù)輸入工作三 選擇器件1.數(shù)碼管2.EP1C12Q240C8芯片3.計(jì)算機(jī)4.試驗(yàn)箱四功能模塊1.狀態(tài)控制器KZQ模塊狀態(tài)控制器KZQ的功能是控制微波爐工作過(guò)程中的狀態(tài)轉(zhuǎn)換，并發(fā)出有關(guān)控制信息，因此我們可用一個(gè)狀態(tài)機(jī)來(lái)實(shí)現(xiàn)它。經(jīng)過(guò)對(duì)微波爐工作過(guò)程中的狀態(tài)轉(zhuǎn)換條件及輸出信號(hào)進(jìn)行分析，我們可得到其狀態(tài)轉(zhuǎn)換圖如圖3所示，其輸入、輸出端口如圖所示。 KZQ模塊 狀態(tài)轉(zhuǎn)換圖狀態(tài)控制器KZQ的VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARIT

8、H.ALL;ENTITY KZQ IS PORT(RESET,SET_T,START,TEST,CLK,DONE:IN STD_LOGIC; COOK,LD_8888,LD_CLK,LD_DONE:OUT STD_LOGIC);END ENTITY KZQ;ARCHITECTURE ART OF KZQ IS TYPE STATE_TYPE IS(IDLE,LAMP_TEST,SET_CLOCK,TIMER,DONE_MSG); SIGNAL NXT_STATE,CURR_STATE:STATE_TYPE; BEGIN PROCESS(CLK,RESET)IS BEGINIF RESET=&#

9、39;1' THEN CURR_STATE<=IDLE; ELSIF CLK'EVENT AND CLK='1' THEN CURR_STATE<=NXT_STATE; END IF;END PROCESS;PROCESS(CLK,CURR_STATE,SET_T,START,TEST,DONE)IS BEGIN NXT_STATE<=IDLE; -DEFAULT NEX STATE IS IDLE LD_8888<='0' LD_DONE<='0' LD_CLK<='0' CO

10、OK<='0' CASE CURR_STATE IS WHEN LAMP_TEST=>LD_8888<='1'COOK<='0' WHEN SET_CLOCK=>LD_CLK<='1'COOK<='0' WHEN DONE_MSG=>LD_DONE<='0'COOK<='0' WHEN IDLE=> IF(TEST='1')THEN NXT_STATE<=LAMP_TEST; LD_8888<

11、;='1' ELSIF SET_T='1'THEN NXT_STATE<=SET_CLOCK; LD_CLK<='1' ELSIF (START='1')AND(DONE='0')THEN NXT_STATE<=TIMER; COOK<='1' END IF; WHEN TIMER=> IF DONE='1'THEN NXT_STATE<=DONE_MSG; LD_DONE<='1' ELSE NXT_STATE<=TI

12、MER; COOK<='1' END IF; END CASE; END PROCESS;END ARCHITECTURE ART; KZQ模塊KZQ模塊仿真圖2數(shù)據(jù)裝載器ZZQ模塊的設(shè)計(jì)ZZQ的輸入、輸出端口如5所示，根據(jù)其應(yīng)完成的邏輯功能，它本質(zhì)上就是一個(gè)三選一數(shù)據(jù)選擇器。本設(shè)計(jì)采用一個(gè)進(jìn)程來(lái)完成，但由于三個(gè)被選擇的數(shù)據(jù)只有一個(gè)來(lái)自輸入端口，因此另兩個(gè)被選擇的數(shù)據(jù)則通過(guò)在進(jìn)程的說(shuō)明部分定義兩個(gè)常數(shù)來(lái)產(chǎn)生。由于用于顯示“8888”的常數(shù)ALL-8需分解成4個(gè)8，分別經(jīng)過(guò)四個(gè)47譯碼器譯碼后才是真正的顯示驅(qū)動(dòng)信息編碼，因此該常數(shù)應(yīng)是4個(gè)分段的是4位BCD碼，故應(yīng)設(shè)為“10

13、00100010001000”。 同理，顯示“donE”的常數(shù)DONE可設(shè)為“1010101111001101”。數(shù)據(jù)裝載器ZZQ的VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY ZZQ IS PORT(DATA1:IN STD_LOGIC_VECTOR(15 DOWNTO 0); LD_8888:IN STD_LOGIC; LD_CLK:IN STD_LOGIC; LD_DONE:IN STD_LOGIC; DATA2:OUT STD_LOGIC_VECTOR(15 DOW

14、NTO 0); LOAD:OUT STD_LOGIC);END ENTITY ZZQ;ARCHITECTURE ART OF ZZQ IS BEGIN PROCESS(DATA1,LD_8888,LD_CLK,LD_DONE)IS CONSTANT ALL_8:STD_LOGIC_VECTOR(15 DOWNTO 0):="1000100010001000" CONSTANT DONE:STD_LOGIC_VECTOR(15 DOWNTO 0):="1010101111001101" VARIABLE TEMP:STD_LOGIC_VECTOR(2 DO

15、WNTO 0); BEGIN LOAD<=LD_8888 OR LD_DONE OR LD_CLK; TEMP:=LD_8888 & LD_DONE&LD_CLK; CASE TEMP IS WHEN"100"=>DATA2<=ALL_8; WHEN"010"=>DATA2<=DONE; WHEN"001"=>DATA2<=DATA1; WHEN OTHERS=>NULL; END CASE; END PROCESS;ZZQ模塊ZZQ模塊仿真圖3烹調(diào)計(jì)時(shí)器JSQ模塊的設(shè)計(jì)

16、烹調(diào)計(jì)時(shí)器JSQ為減數(shù)計(jì)時(shí)器，其最大計(jì)時(shí)時(shí)間為59:59。因此我們可用兩個(gè)減計(jì)數(shù)十進(jìn)制計(jì)數(shù)器DCNT10和兩個(gè)減計(jì)數(shù)六進(jìn)制計(jì)數(shù)器DCNT6級(jí)聯(lián)構(gòu)成。JSQ的內(nèi)部組成原理如圖所示。烹調(diào)計(jì)時(shí)器JSQ的VHDL源程序-JSQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY JSQ IS PORT(COOK:IN STD_LOGIC; DATA3:IN STD_LOGIC_VECTOR(15 DOWNTO 0); LOAD:IN

17、 STD_LOGIC; CLK:IN STD_LOGIC; SEC_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEC_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); MIN_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); MIN_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); DONE:OUT STD_LOGIC);END ENTITY JSQ;ARCHITECTURE ART OF JSQ IS COMPONENT DCNT10 IS PORT(CLK,LOAD,ENA:IN STD_LOG

18、IC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC); END COMPONENT DCNT10; COMPONENT DCNT6 IS PORT(CLK,LOAD,ENA:IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC); END COMPONENT DCN

19、T6; SIGNAL NEWCLK:STD_LOGIC; SIGNAL S1:STD_LOGIC; SIGNAL S2:STD_LOGIC; SIGNAL S3:STD_LOGIC; SIGNAL S4:STD_LOGIC; BEGINU1:DCNT10 PORT MAP(CLK, LOAD, COOK, DATA3(3 DOWNTO 0), SEC_L, S1); U2:DCNT6 PORT MAP(S1, LOAD, COOK, DATA3(7 DOWNTO 4), SEC_H, S2); U3:DCNT10 PORT MAP(S2, LOAD, COOK, DATA3(11 DOWNTO

20、 8), MIN_L, S3); U4:DCNT6 PORT MAP(S3, LOAD, COOK, DATA3(15 DOWNTO 12), MIN_H, S4); DONE<=S1 AND S2 AND S3 AND S4;END ARCHITECTURE ART;JSQ模塊及其內(nèi)部原理圖 JSQ模塊仿真圖4Seltime模塊驅(qū)動(dòng)8位八段共陰掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出模塊該模塊（如圖所示）功能是產(chǎn)生驅(qū)動(dòng)和片選信號(hào)，使各數(shù)碼管完成其相應(yīng)功能。Seltime的VHDL的源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_lo

21、gic_unsigned.all;use ieee.std_logic_arith.all;entity seltime is port(clk1,reset:in std_logic;y1,y2,y3,y4:in std_logic_vector(3 downto 0);daout:out std_logic_vector(3 downto 0);sel:out std_logic_vector(2 downto 0);end seltime;architecture fun of seltime is signal count:std_logic_vector(2 downto 0);be

22、ginsel<=count;process(clk1,reset)beginif(reset='0')thencount<="000"elsif(clk1 'event and clk1='1')thenif(count>="011")thencount<="000"else count<=count+1;end if;end if;case count is when"000"=>daout<=y1;when"001&qu

23、ot;=>daout<=y2;when"010"=>daout<=y3;when"011"=>daout<=y4;when others=>null;end case;end process;end fun;sltime模塊seltime仿真圖5.deled模塊該模塊（如圖所示）功能：信號(hào)輸入后，模塊驅(qū)動(dòng)八段字形譯碼輸出，6.0分別接八段共陰極數(shù)碼管7個(gè)接口，既有字形輸出。deled模塊的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_lo

24、gic_unsigned.all;entity deled isport(num:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0);end deled;architecture fun of deled isbeginled<="1111110"when num="0000"else"0110000"when num="0001"else"1101101"when num="0010"

25、;else"1111001"when num="0011"else"0110011"when num="0100"else"1011011"when num="0101"else"1011111"when num="0110"else"1110000"when num="0111"else"1111111"when num="1000"else"1

26、111011"when num="1000"else"1110111"when num="1010"else"0011111"when num="1011"else"1001110"when num="1100"else"0111101"when num="1101"else"1001111"when num="1110"else"1000111"

27、when num="1111"end fun;deled 模塊deled模塊仿真圖6.div_clk1分頻器div_clk1模塊的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div_clk1 isport(clk_in:in std_logic;div_out:out std_logic);end div_clk1;architecture a of div_clk1 issignal fre_n:integer range 0 to 10000

28、0;signal clk_tmp:std_logic;begindiv_out<=clk_tmp;process(clk_in)beginif falling_edge(clk_in)thenif fre_n>=99999 then fre_n<=0;clk_tmp<=not clk_tmp;else fre_n<=fre_n+1;end if;end if;end process;end a;div_clk1模塊div_clk1模塊仿真圖7.decode3-8模塊當(dāng)sel=000時(shí)，選擇q0;當(dāng)sel=001時(shí)，選擇q1;當(dāng)sel=010時(shí)，選擇q2。依次類推，

29、由結(jié)果可知，符合設(shè)計(jì)要求。當(dāng)num=0000(0)時(shí)，讓數(shù)碼顯示管的abcdefg=1111110(即顯示數(shù)字0)；當(dāng)num=0001時(shí)，讓數(shù)碼顯示管的abcdefg=0110000（即顯示數(shù)字1）;當(dāng)num=0010（即顯示數(shù)字2）時(shí)，讓數(shù)碼顯示管的abcdefg=1101101（即顯示數(shù)字3），依次類推。由結(jié)果可以看出符合設(shè)計(jì)要求。decode3-8模塊的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decode3_8 isport(sel:in std_logi

30、c_vector(2 downto 0);q:out std_logic_vector(7 downto 0);end decode3_8;architecture a of decode3_8 isbeginq<="11111110"when sel=0 else"11111101"when sel=1 else "11111011"when sel=2 else "11110111"when sel=3 else-"11101111"when sel=4 else -"110

31、11111"when sel=5 else -"10111111"when sel=6 else-"01111111"when sel=7 else"11111111"end a;decode3-8模塊 decode3-8模塊仿真圖8.yzdl模塊預(yù)置數(shù)據(jù)則確認(rèn)鍵yes,預(yù)置完畢后確認(rèn)鍵ok, 輸出為data15.0,該模塊可通過(guò)計(jì)數(shù)、取數(shù)、寄存、移位等操作完成預(yù)置數(shù)據(jù)輸入工作yzdl模塊的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_a

32、rith.all;use ieee.std_logic_unsigned.all;entity yzdl isport(clk,yes,ok: in std_logic;data:out std_logic_vector(15 downto 0);end yzdl;architecture one of yzdl issignal cnt,temp: std_logic_vector(15 downto 0);signal en: std_logic;beginprocess(clk)beginif rising_edge(clk) thenif cnt="1111111111111

33、11" thencnt<="0000000000000000"elsecnt<=cnt+1;en<=cnt(0);end if;end if;end process;process(clk)beginif clk'event and clk='1' thenif yes='0' thentemp<=cnt;temp<=temp(15 downto 1) & en;else temp<=(others=>'0');end if;if ok='0'

34、 thendata<=temp;end if;end if;end process;end one;Yzdl模塊yzdl模塊仿真圖五總體設(shè)計(jì)電路圖1.頂層電路連接圖CLK是秒表時(shí)鐘脈沖輸入，它接收每秒一個(gè)時(shí)鐘脈沖的節(jié)拍信號(hào)。RESET為復(fù)位信號(hào)，高電平有效，用于芯片的復(fù)位功能。TEST為測(cè)試信號(hào)，高電平有效。用于測(cè)試4哥七段數(shù)碼二極管工作是否正常。SET_TS是烹調(diào)時(shí)間設(shè)置控制信號(hào)，高電平有效。DATA0的一個(gè)人16位的總線輸入信號(hào)，輸入所設(shè)置的時(shí)間長(zhǎng)短，它由高到低分為4組，每一組是BCD碼輸入，分別表示分、秒上十位個(gè)位的數(shù)字，如12分59秒。START是烹調(diào)開始的控制信號(hào)，高電平有效。COOK是烹調(diào)進(jìn)行信號(hào)，它外接用于控制烹調(diào)的繼電器開關(guān)，高電平時(shí)表明烹調(diào)已經(jīng)開始或正在進(jìn)行，低電平表示烹調(diào)結(jié)束或沒(méi)有進(jìn)行。MIN_H（十分位）、MIN_L（分位）、SEC_H(十秒位)和SEC_L（秒位）是4組七位總線信號(hào)，它們分別接4個(gè)七段數(shù)碼管，動(dòng)態(tài)地顯示完成烹調(diào)所剩的時(shí)間以及測(cè)試狀態(tài)信息“8888”、烹調(diào)完畢的狀態(tài)信息“donE”。該微波爐控制器WBLKZQ的具體功能要求如下：上電后系統(tǒng)首先處于一種復(fù)位狀態(tài)。在工作時(shí)首先按SEC_L鍵設(shè)置烹調(diào)時(shí)間，此時(shí)系統(tǒng)讀入DATA0的數(shù)據(jù)作為烹調(diào)所需時(shí)間，然后系統(tǒng)自動(dòng)回到復(fù)位狀態(tài)，同時(shí)4個(gè)七段數(shù)碼管顯示時(shí)間信息（假設(shè)系統(tǒng)最長(zhǎng)的烹調(diào)