第五MOS集成電路的圖設計

1、集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分1王向展第第五五章章 MOS集成電路集成電路的版圖設計的版圖設計 5.1 MOS集成電路的寄生效應 5.1.1 寄生電阻 5.1.2 寄生電容 5.1.3 寄生溝道 5.1.4 CMOS電路中的閂鎖效應(Latch-Up) 5.2 MOS集成電路的工藝設計 5.2.1 CMOS IC的主要工藝流程 5.2.2 體硅CMOS工藝設計中阱工藝的選擇 5.3 MOS集成電路的版圖設計規(guī)則 5.3.1 設計規(guī)則 5.3.2 微米設計規(guī)則集成電路原理與設計集成電路原理與設計20212021年年1212

2、月月1414日日1919時時4040分分2王向展 5.4 MOS集成電路版圖舉例 5.4.1 硅柵CMOS反相器的輸入保護電路 5.4.2 鋁柵工藝CMOS反相器版圖舉例 5.4.3 硅柵NMOS反相器版圖舉例 5.4.4 硅柵CMOS與非門版圖舉例 5.5 版圖設計技巧 4.5.1 動態(tài)CMOS電路集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分3王向展根據(jù)用途要求確定系統(tǒng)總體方案，工藝設計根據(jù)電路特點選擇適當?shù)墓に?，再按電路中各器件的參?shù)要求，確定滿足這些參數(shù)的工藝參數(shù)、工藝流程和工藝條件。電路設計根據(jù)電路的指標和工作條件，確定電路結(jié)

3、構與類型，依據(jù)給定的工藝模型，進行計算與模擬仿真，決定電路中各器件的參數(shù)（包括電參數(shù)、幾何參數(shù)等）版圖設計按電路設計和確定的工藝流程，把電路中有源器件、阻容元件及互連以一定的規(guī)則布置在硅片上，繪制出相互套合的版圖，以供制作各次光刻掩模版用。將GDSII或CIF數(shù)據(jù)包發(fā)給Foundry，生成PG帶，制作掩模版工藝流片中測，劃片封裝，終測集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分4王向展 5.1 MOS集成電路的寄生效應5.1.1 寄生電阻 MOS IC尤其是Si柵MOS電路中，常用的布線一般有金屬、重摻雜多晶硅（Poly-Si）、擴散

4、層和難熔金屬（W、Ti等）硅化物幾種。由于其特性、電導率的差異，用途也有所不同。隨著器件電路尺寸按比例不斷縮小，由互連系統(tǒng)產(chǎn)生的延遲已不容忽略，并成為制約IC速度提高的主要因素之一。1、互連延遲 長互連情況下，寄生分布阻容網(wǎng)絡可等效如圖5.1所示。 其中：r，c 單位長度的電阻、電容（/m、F/m）L 連線總長度集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分5王向展圖5.1 寄生分布阻容網(wǎng)絡等效電路 令：d 連線厚度；W 連線寬度； 電阻率；tox 連線間介質(zhì)厚度；擴散層=1/(Nq) 。 WdroxoxtWc（5.1） 節(jié)點i的電位V

5、i響應與時間t的關系： LrVVVVtVLciiiii)()(11（5.2） 分布分布模型模型集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分6王向展當L0，有： 22xVdtdVcr（5.3） 近似處理，求解得： 2) 1()()(2NNLcrVout（5.4） LLN若 ，則有： 2)(2LcrVout （5.5） 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分7王向展圖5.2 集總模型等效電路 集總集總模型模型集總模型即將整個長連線等效為一總的R總、C總2)(LcrtWLWd

6、LCRVoxoxout總總（5.6） 例5.1 已知采用1m工藝，n+重摻雜多晶硅互連方塊電阻R =15/，多晶硅與襯底間介質(zhì)（SiO2）的厚度tox=6000。 求互連長度為1mm時所產(chǎn)生的延遲。集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分8王向展圖5.3 由邊際電場效應產(chǎn)生的寄生電容 實際上互連系統(tǒng)的寄生電容還有邊際電場形成的電容Cff-(Fringing Field)。隨著尺寸的不斷縮小，Cff往往可與面積電容相比擬，不可忽略不計。 411 21lnoxoxoxoxfftdtddtLC集成電路原理與設計集成電路原理與設計2021

7、2021年年1212月月1414日日1919時時4040分分9王向展對于1m CMOS工藝，單位長度Cff如下表所示。 表5.1 不同連線層與襯底間的Cff 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分10王向展2、導電層的選擇選用導電層時應注意： （1）VDD、VSS盡可能選用金屬導電層，并適當增加連線寬度，只有在連線交叉“過橋”時，才考慮其他導電層。 （2）多晶硅不宜用作長連線，一般也不用于VDD、VSS電源布線。 （3）通常應使晶體管等效電阻遠大于連線電阻，以避免出現(xiàn)電壓的“分壓”現(xiàn)象，影響電路正常工作。 （4）在信號高速傳送和

8、信號需在高阻連線上通過時，尤其要注意寄生電容的影響。擴散層與襯底間電容較大，很難驅(qū)動；在某些線路結(jié)構中還易引起電荷分享問題，因此，應使擴散連線盡可能短。 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分11王向展5.1.2 寄生電容 MOS電路中，除了由互連系統(tǒng)造成的分布電容之外，還存在許多由于MOSFET結(jié)構特點所決定的寄生電容。(見教材圖5-2，P111)。其中： CMOS 單位面積柵電容=COX，節(jié)點電容的主要組成部分 5m工藝，TOX=1000，COX0.345fP/m2 1m工藝，TOX=200，COX1.725fP/m2 CM

9、NT Al-柵氧-n+區(qū)之間的電容（CMOS） CM Al-場氧-襯底間的電容（CMOS/10） CMN Al-場氧-n+區(qū)之間的電容（23CM） Cpn D、S與襯底之間的pn結(jié)電容（Nsub， Cpn） CGD對器件工作速度影響較大，可等效為輸入端的一個密勒電容：Cm=(1+KV)CGD，KV為電壓放大系數(shù)。 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分12王向展5.1.3 寄生溝道 當互連跨過場氧區(qū)時，如果互連電位足夠高，可能使場區(qū)表面反型，形成寄生溝道，使本不應連通的有源區(qū)導通，造成工作電流泄漏，使器件電路性能變差，乃至失效。

10、預防措施：圖5.4 寄生溝道形成示意圖 （1）增厚場氧厚度tOX，使VTF，但需要增長場氧時間，對前部工序有影響，并將造成臺階陡峭，不利于布線。集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分13王向展（2）對場區(qū)進行同型注入，提高襯底濃度，使VTF。但注意注入劑量不宜過高，以防止某些寄生電容增大，和擊穿電壓的下降。（3）版圖設計時，盡量把可能產(chǎn)生寄生MOS管的擴散區(qū)間距拉大，以使W/L，ron，但這樣將使芯片面積，集成度。 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分14王向展

11、5.1.4 CMOS電路中的閂鎖效應(Latch-up) CMOS電路所獨有，是由于CMOS結(jié)構中存在pnpn四層結(jié)構所形成的寄生可控硅造成的。所以nmos或pmos電路中不會出現(xiàn)。1、寄生可控硅結(jié)構的形成 圖5.5 CMOS反相器剖面圖和寄生可控硅等效電路 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分15王向展（1）正常情況下，n-襯底與p-阱之間的pn結(jié)反偏，僅有極小的反向漏電流，T1、T2截止。（2）當工作條件發(fā)生異常，VDD、VSS之間感生較大的襯底電流，在RS上產(chǎn)生較大壓降。當T1管EB結(jié)兩端壓降達到EB結(jié)閾值電壓，T1導通

12、，通過RW吸收電流。當RW上壓降足夠大，T2導通，從而使VDD、VSS之間形成通路，并保持低阻。當npnpnp1，則發(fā)生電流放大，T1、T2構成正反饋，形成閂瑣，此時，即使外加電壓撤除仍將繼續(xù)保持，VDD、VSS間電流不斷增加，最終導致IC燒毀。（3）誘發(fā)寄生可控硅觸發(fā)的三個因素： T1、T2管的值乘積大于1，即npnpnp1。 T1、T2管EB結(jié)均為正向偏置。 電源提供的電流維持電流IH。集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分16王向展（4）誘發(fā)閂瑣的外界條件： 射線瞬間照射，強電場感應，電源電壓過沖，跳變電壓，環(huán)境溫度劇變，

13、電源電壓突然增大等。2、防止閂瑣的措施 版圖設計和工藝上的防閂鎖措施 使T1、T2的，npnpnp1。工藝上采取背面摻金，中子輻射電子輻照等降低少子壽命。 減少RS、RW使其遠小于Ren、Rep。 版圖中加保護環(huán)，偽集電極保護結(jié)構，內(nèi)部區(qū)域與外圍分割。 增多電源、地接觸孔的數(shù)目，加粗電源線、地線對電源、地接觸孔進行合理布局，減小有害的電位梯度。集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分17王向展 增多電源、地接觸孔的數(shù)目，加粗電源線、地線對電源、地接觸孔進行合理布局，減小有害的電位梯度。 輸入輸出保護 采用重摻雜襯底上的外延層，阱下

14、加p+埋層。 制備“逆向阱”結(jié)構。 采用深槽隔離技術。 器件外部的保護措施 電源并接穩(wěn)壓管。 低頻時加限流電阻 (使電源電流30mA) 盡量減小電流中的電容值。(一般C0.01F)集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分18王向展3、注意事項： 輸入電壓不可超過VDDVSS范圍。 輸入信號一定要等VDDVSS電壓穩(wěn)定后才能加入；關機應先關信號源，再關電源。 不用的輸入端不能懸浮，應按邏輯關系的需要接VDD或VSS集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分19王向展 5.

15、2 MOS集成電路的工藝設計5.2.1 CMOS IC的主要工藝流程1、Al柵CMOS工藝流程 襯底制備(n-Si-, 晶向, Na+=1010cm-2, =36 cm)一次氧化p-阱光刻MK1注入氧化p-阱B離子注入p-阱B再分布p+區(qū)光刻MK2B淀積p+ 硼再分布n+區(qū)光刻MK3 磷淀積磷再分布PSG淀積增密(800100nm厚的SiO2，2.5% 的P2O5)柵光刻MK4柵氧化P管調(diào)溝注入光刻MK5 P管調(diào)溝硼注入N管調(diào)溝注入光刻MK6N管調(diào)溝磷注入注入退火引線孔光刻MK7蒸發(fā)Al(1.2m)反刻Al MK8Al-Si合金化長鈍化層(含23%P2O5的PSG，800100nm)鈍化孔光刻

16、MK9前工序結(jié)束。集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分20王向展2、多晶硅柵NMOS工藝流程 （1）襯底制備 典型厚度0.40.8mm， =75125mm(3” 5”) NA=10151016cm-3 =252cm （2）預氧 在硅片表面生長一層厚SiO2，以保護表面，阻擋摻雜物進入襯底。 （3）涂光刻膠 涂膠，甩膠，(幾千轉(zhuǎn)/分鐘)，烘干(100)固膠。 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分21王向展（4）通過掩模版MASK對光刻膠曝光 正膠曝光部分分解，被

17、顯影 負膠曝光部分聚合，被保留（5）刻有源區(qū) 掩模版掩蔽區(qū)域下未被曝光的光刻膠被顯影液洗掉；再將下面的SiO2用HF刻蝕掉，露出硅片表面。 （6）淀積多晶硅除凈曝光區(qū)殘留的光刻膠(丙酮)，在整個硅片上生長一層高質(zhì)量的SiO2(約1000)，即柵氧，然后再淀積多晶硅(12m)。集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分22王向展（7）通刻多晶硅，自對準擴散自對準工藝自對準工藝 用多晶硅版刻出多晶硅圖形，再用有源區(qū)版刻掉有源區(qū)上的氧化層，高溫下以n型雜質(zhì)對有源區(qū)進行擴散(1000左右)。此時耐高溫的多晶硅和下面的氧化層起掩蔽作用 （8）

18、刻接觸孔在硅片上再生長一層SiO2，用接觸孔版刻出接觸孔。 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分23王向展（9）反刻Al 除去其余的光刻膠，在整個硅片上蒸發(fā)或淀積一層Al(約1m厚)，用反刻Al的掩模版反刻、腐蝕出需要的Al連接圖形。（10）刻鈍化孔 生長一層鈍化層(如PSG)，對器件/電路進行平坦化和保護。通過鈍化版刻出鈍化孔(壓焊孔)。 如果要形成耗盡型NMOS器件，只需在第(5)、(6)步之間加一道掩模版，進行溝道區(qū)離子注入。圖5.6 硅柵NMOS工藝流程示意圖 集成電路原理與設計集成電路原理與設計20212021年年1

19、212月月1414日日1919時時4040分分24王向展NMOS工藝流程的實質(zhì)性概括：P型摻雜的單晶硅片上生長一層厚SiO2。 MK1 刻出有源區(qū)或其他擴散區(qū)（薄氧化版/擴散版）。 MK2 形成耗盡型器件時，刻出離子注入?yún)^(qū)。 MK3 刻多晶硅圖形（柵、多晶硅連線）。以多晶硅柵為掩模，進行D、S的自對準擴散。 MK4 刻接觸孔。 MK5 反刻 Al。 MK6 刻鈍化孔（壓焊點窗口）集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分25王向展3、硅柵CMOS工藝（1）P阱CMOS工藝流程 MK1 P阱版，確定P阱深擴散區(qū)域(注入劑量11013c

20、m-2，能量60KeV) MK2 確定薄氧化區(qū)，即有源區(qū)。 MK3 多晶硅版。 MK4 P+版，和MK2一起確定所有的P+擴散區(qū)域(一般為B注入，41014cm-221015cm-2，6080KeV)。 MK5 N+版，確定所有的N+區(qū)域 (磷注入：8101441015cm-2，6080KeV) 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分26王向展 MK6 確定接觸孔。實際上在此之前，一般先作PSG磷硅玻璃 回流平坦化（40008000）。刻出接觸孔后，下一步蒸Al前，要用H2SO4+H2O2液加5%HF氫氟酸清洗，確保Al與Si的

21、良好接觸和與SiO2的良好附著。 MK7 反刻Al，確定金屬層的連接圖形。 MK8 刻鈍化孔，露出向外引線的壓焊點。鈍化層通常用PECVD實現(xiàn)：1000 SiO2 + 4000 PSG + 1000 SiO2 或 50007000 Si3N4 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分27王向展（2）N阱CMOS工藝以Berkeley大學N阱CMOS工藝為例，介紹N阱CMOS工藝流程。 確定磷注入的N阱區(qū)域生長柵氧，淀積Si3N4刻出P型襯底上面的薄氧層，露出NMOS有源區(qū)窗口在需要厚氧的區(qū)域，Si3N4被有選擇性地刻蝕掉（等離子刻

22、蝕或RIE）Mask 1 N阱區(qū)阱區(qū)Mask 2 NMOS有源區(qū)有源區(qū)集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分28王向展Mask 3 PMOS有源區(qū)有源區(qū)用硼（B）作P型場注入N阱上的Si3N4被選擇性地刻蝕掉，露出場區(qū)用磷作N型場注入刻蝕掉剩余的Si3N4層刻 出 N 阱 上 面 的 薄 氧 層 ， 露 出PMOS有源區(qū)窗口集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分29王向展調(diào)溝注入在整個硅片上淀積重摻雜的N型多晶硅刻N溝MOS多晶硅柵砷（As）注入，在未被多晶硅覆蓋

23、的襯底區(qū)域形成n+區(qū)Mask 4 NMOS柵柵集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分30王向展刻P溝MOS多晶硅柵，引入硼注入，形成P+區(qū)整個硅片上淀積厚氧化層確定接觸孔淀積Al，形成互聯(lián)圖形長鈍化層，并刻出鈍化孔，露出壓焊點Mask 5 PMOS柵柵Mask 6 接觸孔接觸孔Mask 7 金屬金屬Mask 8 鈍化鈍化集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分31王向展4、硅的局部氧化工藝 Si3N4(氨氣氛中硅烷SiH4還原法生長)只能被緩慢氧化，因此可用來保護下

24、面的硅不被氧化。選擇性腐蝕氮化硅(180左右的磷酸)后，留下氧化物圖形。 圖5.7 局部氧化示意圖 由SiSiO2時，SiO2的體積約增大為Si體積的2.2倍。因此，氧化物邊緣臺階只有常規(guī)平面工藝的一半，有助于金屬布線的連續(xù)性。 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分32王向展圖5.8 等平面工藝的實現(xiàn) 如采用預腐蝕（腐蝕液：HF+HNO3+H2O或醋酸稀釋）局部氧化，則：以Si3N4為掩模，在下一步進行氧化前將露出的Si有選擇地腐蝕掉一部分，減少Si的量，可使氧化后的表面與未氧化的Si表面基本保持在同一平面（除在窗口附近稍有起

25、伏）等平面工藝等平面工藝。 采用LOCOS工藝，與淺結(jié)工藝結(jié)合，可起到較好的隔離表面漏電流的作用，并能較好地實現(xiàn)硅片表面平坦化，有利于金屬布線。 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分33王向展LOCOS工藝的缺點： 氮化物直接長在硅表面，將在窗孔中引起較高的位錯密度，因此通常在生長氮化物之前先長一層薄的氧化物（幾十），降低因晶格失配導致的高位錯密度。但這層薄氧化物的存在，使氮化物邊緣下面產(chǎn)生一些氧化，形成一錐形的氧化物穿進將成為窗孔的區(qū)域，形似鳥嘴“Bird Beak”。當?shù)瘜颖桓g掉后，此“鳥嘴”仍可能保留，在淺擴散時，將

26、阻擋雜質(zhì)進入Si襯底內(nèi)，使硅的有效使用面積降低。 圖5.9 “鳥嘴”的形成 另一方面，“鳥嘴”將使MOS管實際的溝道寬度W減小，導致IDS比設計值偏低，并產(chǎn)生閾值電壓VT隨W減小迅速升高形成所謂“窄窄溝效應溝效應” 。集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分34王向展5.2.2 體硅CMOS 工藝設計中阱工藝的選擇1、P阱工藝 發(fā)展較早，技術較成熟。 輕摻雜的N型襯底上作PMOS，P阱內(nèi)作NMOS，使VTP、VTN的匹配較易調(diào)整。P阱襯底濃度(ND)較高，使n降低，PMOS襯底濃度NA較低，p有所提高，有利于P管、N管性能匹配。

27、2、N阱工藝 P型襯底作n-阱，與E/D NMOS工藝兼容。 輕摻雜P型襯底上的NMOS載流子遷移率n提高，尤其適合用在動態(tài)CMOS、P-E邏輯、多米諾邏輯中。 集成電路原理與設計集成電路原理與設計20212021年年1212月月1414日日1919時時4040分分35王向展3、雙阱工藝 在高濃度n+襯底上生長高阻外延層（接近半絕緣狀態(tài)），可分別作N阱、P阱，閂鎖效應得到抑制。 由雙阱工藝思想發(fā)展到絕緣襯底上的CMOS技術 SOI (Silicon On Insulator)。圓片（Wafer）尺寸與襯底厚度：3 0.4mm 4 0.525mm 5 0.625mm 6 0.75mm硅片的大部分用于機械支撐。阱的深度D、S的結(jié)深Xj + D、S耗盡擴散 + 阱與襯底間PN結(jié)之間的耗盡擴散 + 光刻、套刻間距。此外，阱深還與電源電壓有關，VDD=5V，阱深56m；VDD=10V，阱深89m。Tips集成電路原理與設計集成電路原理與設計2021202