門電路與可編程邏輯器件ppt課件

1、第第5 5章門電路與可編章門電路與可編程邏輯器件程邏輯器件 概述概述邏輯門電路邏輯門電路可編程邏輯器件可編程邏輯器件CPLD/FPGACPLD/FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)VHDLVHDL描述邏輯門電路描述邏輯門電路本章小結(jié)本章小結(jié) TTL 即即 Transistor-Transistor Logic CMOS 即即 Complementary Metal-Oxide-Semiconductor 一、門電路的作用和常用類型一、門電路的作用和常用類型 按功能特點不同分按功能特點不同分 普通門普通門(推拉式輸出推拉式輸出) CMOS傳輸門傳輸門 輸出輸出開路門開路門 三態(tài)門三態(tài)門 門電路門電路 (

2、Gate (Gate Circuit)Circuit) 指用以實現(xiàn)基本邏輯關(guān)系和指用以實現(xiàn)基本邏輯關(guān)系和常用復(fù)合邏輯關(guān)系的電子電路。常用復(fù)合邏輯關(guān)系的電子電路。是構(gòu)成數(shù)字電路的基本單元之一是構(gòu)成數(shù)字電路的基本單元之一按邏輯功能不同分按邏輯功能不同分 與門與門 或門或門 非門非門 異或門異或門 與非門與非門 或非門或非門 與或非門與或非門 按電路結(jié)構(gòu)不同分按電路結(jié)構(gòu)不同分 TTL 集成門電路集成門電路 CMOS 集成門電路集成門電路 輸入端和輸出端都用輸入端和輸出端都用三極管的邏輯門電路。三極管的邏輯門電路。 用互補對稱用互補對稱 MOS 管構(gòu)成的邏輯門電路。管構(gòu)成的邏輯門電路。 二、高電平和低

3、電平的含義二、高電平和低電平的含義 高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。 高電平信號是多大的信號？低高電平信號是多大的信號？低電平信號又是多大的信號？電平信號又是多大的信號？10高電平高電平低電平低電平01高電平高電平低電平低電平正邏輯體制正邏輯體制負邏輯體制負邏輯體制由門電路種類等決定由門電路種類等決定 自自2020世紀世紀6060年代以來，數(shù)字集成電路已經(jīng)歷了從年代以來，數(shù)字集成電路已經(jīng)歷了從SSISSI、 MSIMSI、LSILSI到到VLSIVLSI的發(fā)展過程。數(shù)字集成電路按照芯片設(shè)計方的發(fā)展過程。數(shù)字集成電路按照芯片設(shè)計

4、方法的不同大致可以分為三類：法的不同大致可以分為三類： 通用型中、小規(guī)模集成電路；通用型中、小規(guī)模集成電路； 用軟件組態(tài)的大規(guī)模、用軟件組態(tài)的大規(guī)模、 超大規(guī)模集成電路，超大規(guī)模集成電路， 如微處如微處理器、單片機等；理器、單片機等； 專用集成電路專用集成電路ASICASIC。 為用戶需要而設(shè)計的為用戶需要而設(shè)計的LSILSI或或VLSIVLSI電路。可以通過電路?？梢酝ㄟ^VHDLVHDL硬件硬件描述語言和專門的開發(fā)平臺，將描述語言和專門的開發(fā)平臺，將LSILSI或或VLSIVLSI電路下載寫入到電路下載寫入到PLDPLD可編程邏輯器件上，構(gòu)成單片數(shù)字集成系統(tǒng)或?qū)Ｓ脭?shù)字集可編程邏輯器件上，構(gòu)成

5、單片數(shù)字集成系統(tǒng)或?qū)Ｓ脭?shù)字集成電路成電路ASICASIC。能完成這種功能的器件就是。能完成這種功能的器件就是PLDPLD可編程邏輯器件?？删幊踢壿嬈骷Ｈ?、可編程邏輯器件三、可編程邏輯器件 ABCV1V2V3V4V5V6VD1VD2VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V輸入級輸入級中間倒相級中間倒相級輸出級輸出級STTL系列與非門電路系列與非門電路邏輯符號邏輯符號2.8 k900 50 3.5 k500 250 V1V2V3V5V65.2.1 TTL 門電路的工作原理門電路的工作原理 一、典型一、典型 TTL TTL 與非門電路與非門電路CT54/74SCT54/74S系

6、列為例）系列為例） 除除V4外，采外，采用了抗飽和三極用了抗飽和三極管，用以提高門管，用以提高門電路工作速度。電路工作速度。V4不會工作于飽不會工作于飽和狀態(tài)，因此用和狀態(tài)，因此用普通三極管。普通三極管。 輸入級主要由多發(fā)射極管輸入級主要由多發(fā)射極管 V1 和基和基極電阻極電阻 R1 組成，用以實現(xiàn)輸入變量組成，用以實現(xiàn)輸入變量 A、B、C 的與運算。的與運算。 VD1 VD3 為輸入鉗位二極管，用為輸入鉗位二極管，用以抑制輸入端出現(xiàn)的負極性干擾。正常以抑制輸入端出現(xiàn)的負極性干擾。正常信號輸入時，信號輸入時，VD1 VD3不工作，當輸不工作，當輸入的負極性干擾電壓大于二極管導(dǎo)通電入的負極性干擾

7、電壓大于二極管導(dǎo)通電壓時，二極管導(dǎo)通，輸入端負電壓被鉗壓時，二極管導(dǎo)通，輸入端負電壓被鉗在在 -0.7 V上，這不但抑制了輸入端的負上，這不但抑制了輸入端的負極性干擾，對極性干擾，對 V1 還有保護作用。還有保護作用。 中間級起倒相放大作中間級起倒相放大作用，用，V2 集電極集電極 C2 和發(fā)射和發(fā)射極極 E2 同時輸出兩個邏輯電平同時輸出兩個邏輯電平相反的信號，分別驅(qū)動相反的信號，分別驅(qū)動 V3和和 V5。 RB、RC 和和 V6 構(gòu)成構(gòu)成有源泄放電路，用以減小有源泄放電路，用以減小 V5管開關(guān)時間，從而提高管開關(guān)時間，從而提高門電路工作速度。門電路工作速度。 輸出級輸出級由由 V3、V4、

8、 R4、R5和和V5組成。其組成。其中中 V3 和和 V4 構(gòu)構(gòu)成復(fù)合管，成復(fù)合管，與與 V5 構(gòu)成推構(gòu)成推拉式輸出結(jié)拉式輸出結(jié)構(gòu)，提高了構(gòu)，提高了負載能力。負載能力。 VD1 VD3 在正常信號在正常信號輸輸入時不工作，因此下面的分入時不工作，因此下面的分析中不予考慮。析中不予考慮。RB、RC 和和V6 所構(gòu)成的有源泄放電路所構(gòu)成的有源泄放電路的的作用是提高開關(guān)速度，它們作用是提高開關(guān)速度，它們不影響與非門的邏輯功能，不影響與非門的邏輯功能，因此下面的工作原理分析中因此下面的工作原理分析中也不予考慮。也不予考慮。8.2k 因為抗飽和三極管因為抗飽和三極管 V1的集電結(jié)導(dǎo)通電壓為的集電結(jié)導(dǎo)通電

9、壓為 0.4 V，而而 V2、V5 發(fā)射結(jié)導(dǎo)通電壓發(fā)射結(jié)導(dǎo)通電壓為為 0.7 V，因此要使，因此要使 V1 集集電結(jié)和電結(jié)和 V2、V5 發(fā)射結(jié)導(dǎo)通，發(fā)射結(jié)導(dǎo)通，必需必需 uB1 1.8 V。 0.3 V3.6 V3.6 V 輸入端有一個或數(shù)個為輸入端有一個或數(shù)個為 低電平時，輸出高電平。低電平時，輸出高電平。 輸入低電平端對應(yīng)的發(fā)射結(jié)輸入低電平端對應(yīng)的發(fā)射結(jié)導(dǎo)通，導(dǎo)通，uB1= 0.7 V + 0.3 V = 1 uB1= 0.7 V + 0.3 V = 1 V V V1管其他發(fā)射結(jié)因反偏而截止。管其他發(fā)射結(jié)因反偏而截止。1 V這時這時 V2、V5 截止。截止。 V2 截止截止使使 V1 集

10、電極等效電阻很大，使集電極等效電阻很大，使 IB1 IB1(sat) ，V1 深度飽和。深度飽和。V2 截止使截止使 uC2 VCC = 5 V，5 V因而，輸入有低電平時，輸出為高電平。因而，輸入有低電平時，輸出為高電平。截止截止截止截止深度深度飽和飽和V3 微飽和，微飽和，V4 放大工作。放大工作。uY = 5V - 0.7 V - 0.7 V = 3.6 V電路輸出為高電平。電路輸出為高電平。微飽和微飽和放大放大二、二、TTL TTL 與非門的工作原理與非門的工作原理 綜上所述綜上所述,該電路實現(xiàn)了與非邏輯功能該電路實現(xiàn)了與非邏輯功能,即即ABCY 3.6 V3.6 V3.6 V因而，因

11、而，V1 發(fā)射結(jié)反偏而集電極發(fā)射結(jié)反偏而集電極正偏，稱處于倒置放大狀態(tài)。正偏，稱處于倒置放大狀態(tài)。1.8 V這時這時 V2、V5 飽和。飽和。 uC2 = UCE2(sat) + uBE5 = 0.3 V + 0.7 V = 1 V使使 V3 導(dǎo)通，而導(dǎo)通，而 V4 截止。截止。1 V uY = UCE5(sat) 0.3 V 輸出為低電平輸出為低電平 因而，輸入均為高電平時，輸出為低電平。因而，輸入均為高電平時，輸出為低電平。 0.3 V V4 截止使截止使 V5 的等效集電的等效集電極電阻很大，使極電阻很大，使 IB5 IB5(sat) ，因而，因而 V5 深度飽和。深度飽和。倒置放大倒置

12、放大飽飽和和飽和飽和截止截止導(dǎo)通導(dǎo)通TTL 電路輸入端懸電路輸入端懸空時相當于輸入高電平?？諘r相當于輸入高電平。 輸入均為高電平時，輸出低電平輸入均為高電平時，輸出低電平 VCC 經(jīng)經(jīng) R1 使使 V1 集電結(jié)和集電結(jié)和 V2、V5 發(fā)射結(jié)導(dǎo)通，使發(fā)射結(jié)導(dǎo)通，使uB1 = 1.8 V。深深注意注意BAY 非門的線與連接圖示電路為兩個非門的輸出端直圖示電路為兩個非門的輸出端直接連接的情況。其輸出與輸入間的關(guān)接連接的情況。其輸出與輸入間的關(guān)系為系為BAY 兩個邏輯門輸出端相連，可以實兩個邏輯門輸出端相連，可以實現(xiàn)兩輸出相與的功能，稱為線與。現(xiàn)兩輸出相與的功能，稱為線與。在用門電路組合各種邏輯電路時

13、，在用門電路組合各種邏輯電路時，如果能將輸出端直接并接，有時能大如果能將輸出端直接并接，有時能大大簡化電路。大簡化電路。前面介紹的推拉式輸出結(jié)構(gòu)的前面介紹的推拉式輸出結(jié)構(gòu)的TTL門電路是不能將兩個門門電路是不能將兩個門的輸出端直接并接的。的輸出端直接并接的。三、其他功能的三、其他功能的 TTL 門電路門電路 兩個與非門輸出 直接相連接的情況VCCT4T3D4Y1VCCT4T3D4Y2T2VOHVOL如圖所示的連接中，如果如圖所示的連接中，如果Y1輸出為高電平，輸出為高電平，Y2輸出為輸出為低電平，由于推拉式輸出級總低電平，由于推拉式輸出級總是呈現(xiàn)低阻抗，因此將會有一是呈現(xiàn)低阻抗，因此將會有一個

14、很大的負載電流流過兩個輸個很大的負載電流流過兩個輸出級，該電流遠遠超過正常工出級，該電流遠遠超過正常工作電流，甚至?xí)p壞門電路。作電流，甚至?xí)p壞門電路。為了使為了使TTLTTL門能夠?qū)崿F(xiàn)線門能夠?qū)崿F(xiàn)線與，把輸出級改為集電極開路與，把輸出級改為集電極開路的結(jié)構(gòu)，簡稱的結(jié)構(gòu)，簡稱OCOC門。門。 使用時需外接使用時需外接上拉電阻上拉電阻 RL 即即 Open collector gate，簡稱，簡稱 OC 門。門。 常用的有集電極開路與非門、三態(tài)門、或非門、與常用的有集電極開路與非門、三態(tài)門、或非門、與或非門和異或門等。它們都是在與非門基礎(chǔ)上發(fā)展出來或非門和異或門等。它們都是在與非門基礎(chǔ)上發(fā)展出

15、來的，的，TTL 與非門的上述特性對這些門電路大多適用。與非門的上述特性對這些門電路大多適用。 VC 可以等于可以等于 VCC也可不等于也可不等于 VCC （一集電極開路與非門（一集電極開路與非門 1. 電路、邏輯符號和工作原理電路、邏輯符號和工作原理 輸入都為高電平時，輸入都為高電平時， V2 和和 V5 飽和導(dǎo)通，輸出飽和導(dǎo)通，輸出為低電平為低電平 UOL 0.3 V 。輸入有低電平時，輸入有低電平時，V2和和 V5 截止，輸出為高電截止，輸出為高電平平 UOH VC 。 因此具有與非功能。因此具有與非功能。 工作原理工作原理 OC門門 相當于與門作用。相當于與門作用。 因為因為 Y1、Y

16、2 中有低電中有低電平時，平時，Y 為低電平；只要為低電平；只要 Y1、Y2 均為高電平時，均為高電平時，Y才為高電平，故才為高電平，故 Y = Y1 Y2。2. 應(yīng)用應(yīng)用 (1) (1) 實現(xiàn)線與實現(xiàn)線與兩個或多個兩個或多個 OC 門的輸出端直接相連，門的輸出端直接相連，相當于將這些輸出信號相與，稱為線與。相當于將這些輸出信號相與，稱為線與。 Y只要只要 OC 門才能實現(xiàn)線與。普通門才能實現(xiàn)線與。普通 TTL 門輸出端不能并聯(lián)，否則可能損壞器件。門輸出端不能并聯(lián)，否則可能損壞器件。注意注意CDABCDABY (2)(2)驅(qū)動顯示器和繼電器等驅(qū)動顯示器和繼電器等 例例 下圖為用下圖為用 OC

17、OC 門驅(qū)動發(fā)光二極管門驅(qū)動發(fā)光二極管 LED LED 的顯示電路。的顯示電路。 知知 LED LED 的正向?qū)▔航档恼驅(qū)▔航?UF = 2V UF = 2V，正向工作電，正向工作電流流 IF = 10 mA IF = 10 mA，為保證電路正常工作，試確定，為保證電路正常工作，試確定 RC RC 的值。的值。解：為保證電路正常工作，應(yīng)滿足解：為保證電路正常工作，應(yīng)滿足FCOLFV5CIRUUIR mA 10V 3 . 0V 2V 5 C R即即因而因而RC = 270 RC = 270 分析：分析：該電路只有在該電路只有在 A、B 均為均為高電平，使輸出高電平，使輸出 uO 為低電平為

18、低電平時，時，LED 才導(dǎo)通發(fā)光；否則才導(dǎo)通發(fā)光；否則 LED 中無電流流通，不發(fā)光。中無電流流通，不發(fā)光。 要使要使 LED 發(fā)光，應(yīng)滿足發(fā)光，應(yīng)滿足IRc IF = 10 mA。TTLCMOSRLVDD+5 V(3)(3)實現(xiàn)電平轉(zhuǎn)換實現(xiàn)電平轉(zhuǎn)換 TTL 與非門有時需要驅(qū)動其他種類門電路，而不與非門有時需要驅(qū)動其他種類門電路，而不同種類門電路的高低電平標準不一樣。應(yīng)用同種類門電路的高低電平標準不一樣。應(yīng)用 OC 門就門就可以適應(yīng)負載門對電平的要求。可以適應(yīng)負載門對電平的要求。OC 門的門的 UOL 0.3V，UOH VDD，正，正好符合好符合 CMOS 電路電路 UIH VDD，UIL 0

19、的要的要求。求。 VDDRL 即即 Tri-State Logic 門，門，簡稱簡稱 TSL 門。其輸出有高門。其輸出有高電平態(tài)、低電平態(tài)和高阻電平態(tài)、低電平態(tài)和高阻態(tài)三種狀態(tài)。態(tài)三種狀態(tài)。三態(tài)輸出與非門電路三態(tài)輸出與非門電路 EN = 1 時，時，P = 0，uP = 0.3V0110 0.3V1V導(dǎo)通導(dǎo)通截止截止截止截止 另一方面，另一方面，V1 導(dǎo)通，導(dǎo)通， uB1 = 0.3V + 0.7V = 1V, V2、V5 截止。截止。這時，從輸出端這時，從輸出端 Y 看進去，看進去，對地和對電源對地和對電源 VCC 都相當于開都相當于開路，輸出端呈現(xiàn)高阻態(tài)，相當路，輸出端呈現(xiàn)高阻態(tài)，相當于輸

20、出端開路。于輸出端開路。Y=AB1V導(dǎo)通導(dǎo)通截止截止截止截止Z這時這時 VD 導(dǎo)通，使導(dǎo)通，使 uC2 = 0.3 V + 0.7 V = 1 V，使，使 V4 截止。截止。（二三態(tài)輸出門（二三態(tài)輸出門 1. 電路、邏輯符號和工作原理電路、邏輯符號和工作原理工作原理工作原理 EN = 0 時，時，P = 1，VD 截止截止電路等效為一個輸入為電路等效為一個輸入為 A、B 和和1 的的 TTL 與非門。與非門。 Y = AB 綜上所述，可綜上所述，可見：見：( (二二) )三態(tài)輸出門三態(tài)輸出門 1. 電路、邏輯符號和工作原理電路、邏輯符號和工作原理只有當使能信號只有當使能信號 EN = 0 EN

21、 = 0 時才允許三態(tài)時才允許三態(tài)門工作，故稱門工作，故稱 EN EN 低電平有效。低電平有效。EN 稱使能信號或控制信號，稱使能信號或控制信號，A、B 稱數(shù)據(jù)信號。稱數(shù)據(jù)信號。當當 EN = 0 時，時，Y = AB，三態(tài)門處于工作態(tài)；三態(tài)門處于工作態(tài)；當當 EN = 1 時，三態(tài)門輸出呈時，三態(tài)門輸出呈現(xiàn)高阻態(tài)，又稱禁止態(tài)?，F(xiàn)高阻態(tài)，又稱禁止態(tài)。EN 即即 Enable功能表功能表Z0AB1YEN使能端的兩種控制方式使能端的兩種控制方式使能端低電平有效使能端低電平有效使能端高電平有效使能端高電平有效功能表功能表Z1AB0YENEN2. 應(yīng)用應(yīng)用 任何時刻任何時刻 EN1、EN2、 EN3

22、中只能有一個為有效電中只能有一個為有效電平，使相應(yīng)三態(tài)門工作，而其平，使相應(yīng)三態(tài)門工作，而其他三態(tài)輸出門處于高阻狀態(tài)，他三態(tài)輸出門處于高阻狀態(tài)，從而實現(xiàn)了總線的復(fù)用。從而實現(xiàn)了總線的復(fù)用?？偩€總線 (1)(1)構(gòu)成單向總線構(gòu)成單向總線 DIDO/DIDO00高阻態(tài)高阻態(tài)工作工作DI EN = 0 時，時，總線上的數(shù)據(jù)總線上的數(shù)據(jù) DI經(jīng)反相后在經(jīng)反相后在 G2 輸輸出端輸出。出端輸出。(2)(2)構(gòu)成雙向總線構(gòu)成雙向總線 DIDO/DIDO11工作工作DO高阻態(tài)高阻態(tài) EN = 1 時，時，數(shù)據(jù)數(shù)據(jù) DO 經(jīng)經(jīng) G1 反相后傳送到反相后傳送到總線上。總線上。 DIDO/DIDO11工作工作DO

23、高阻態(tài)高阻態(tài) EN = 1 時，時，數(shù)據(jù)數(shù)據(jù) DO 經(jīng)經(jīng) G1 反相后傳送到反相后傳送到總線上。總線上。 DIDO/DIDO TTL 集成門的類型集成門的類型很多很多,那么如何識別它們那么如何識別它們?各類型之間有何異同各類型之間有何異同?如何選用合適的門如何選用合適的門?5.2.2 TTL數(shù)字集成電路的各種系列和主要參數(shù)數(shù)字集成電路的各種系列和主要參數(shù)1. 各系列各系列 TTL 數(shù)字集成電路的比較與選用數(shù)字集成電路的比較與選用 用于民品用于民品 用于軍品用于軍品 具有完全相同的電路結(jié)構(gòu)和電氣性能具有完全相同的電路結(jié)構(gòu)和電氣性能參數(shù)，但參數(shù)，但 CT54 系列更適合在溫度條件惡系列更適合在溫度

24、條件惡劣、供電電源變化大的環(huán)境中工作。劣、供電電源變化大的環(huán)境中工作。 按工作溫度和電源允許變化范圍不同分為按工作溫度和電源允許變化范圍不同分為 CT74 系列系列 CT54 系列系列向高速向高速開展開展 向低功向低功耗發(fā)展耗發(fā)展 按平均傳輸延遲時間和平均功耗不同分按平均傳輸延遲時間和平均功耗不同分 向減小向減小功耗功耗 -延遲積延遲積開展開展 措施：增大電阻值措施：增大電阻值 措施：措施：(1) 采用采用 SBD 和抗飽和三極管；和抗飽和三極管；(2) 采用有源泄放電路；采用有源泄放電路；(3) 減小電路中的電阻值。減小電路中的電阻值。其中，其中，LSTTL 系列綜合性能優(yōu)越、品種多、系列綜

25、合性能優(yōu)越、品種多、價格便宜；價格便宜； ALSTTL 系列性能優(yōu)于系列性能優(yōu)于 LSTTL，但品，但品種少、價格較高，因此實用中多選用種少、價格較高，因此實用中多選用 LSTTL。 CT74 系列系列(即標準即標準 TTL )CT74L 系列系列(即低功耗即低功耗 TTL簡稱簡稱 LTTL) CT74H 系列系列(即高速即高速 TTL簡稱簡稱 HTTL)CT74S 系列系列(即肖特基即肖特基TTL簡稱簡稱 STTL) CT74AS 系列系列(即先進肖特基即先進肖特基TTL簡稱簡稱 ASTTL) CT74LS 系列系列(即低功耗肖特基即低功耗肖特基TTL 簡稱簡稱 LSTTL)CT74ALS

26、系列系列(即先進低功耗肖特基即先進低功耗肖特基TTL 簡稱簡稱 LSTTL) 集成門的選用要點集成門的選用要點(1)(1)實際使用中的最高工作頻率實際使用中的最高工作頻率 fm fm 應(yīng)不大于邏輯門最高工應(yīng)不大于邏輯門最高工作作 頻率頻率 fmax fmax 的一半。的一半。 實實物物圖圖片片 (2)(2)不同系列不同系列 TTL TTL 中，器件型號后面幾位數(shù)字相同時，通中，器件型號后面幾位數(shù)字相同時，通常邏輯功能、外型尺寸、外引線排列都相同。但工作速常邏輯功能、外型尺寸、外引線排列都相同。但工作速度度( (平均傳輸延遲時間平均傳輸延遲時間 tpd ) tpd )和平均功耗不同。實際使和平均

27、功耗不同。實際使用時，用時， 高速門電路可以替換低速的；反之則不行。高速門電路可以替換低速的；反之則不行。 例如例如 CT7400CT74L00CT74H00CT74S00CT74LS00CT74AS00CT74ALS00 xx74xx00 引腳圖引腳圖 雙列直插雙列直插 14 引腳引腳四四 2 輸入與非輸入與非門門 電壓傳輸特性測試電路電壓傳輸特性測試電路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL與非門電壓傳輸特性曲線與非門電壓傳輸特性曲線2.TTL2.TTL數(shù)字集成電路的主要參數(shù)數(shù)字集成電路的主要參數(shù) 1. TTL與非門的電壓傳輸特性和噪聲容限

28、與非門的電壓傳輸特性和噪聲容限 輸出電壓隨輸入電壓變化的特性輸出電壓隨輸入電壓變化的特性 uI 較小時工作于較小時工作于AB 段，這時段，這時 V2、V5 截止，截止，V3、V4 導(dǎo)通，輸出恒為高導(dǎo)通，輸出恒為高電平，電平，UOH 3.6V，稱與，稱與非門工作在截止區(qū)或處于非門工作在截止區(qū)或處于關(guān)門狀態(tài)。關(guān)門狀態(tài)。 uI 較大時工作于較大時工作于 BC 段，這時段，這時 V2、V5 工作工作于放大區(qū)，于放大區(qū)， uI 的微小增的微小增大引起大引起 uO 急劇下降，急劇下降，稱與非門工作在轉(zhuǎn)折區(qū)。稱與非門工作在轉(zhuǎn)折區(qū)。 uI 很大時工作于很大時工作于 CD 段，段，這時這時 V2、V5 飽和，輸

29、出恒為飽和，輸出恒為低電平，低電平，UOL 0.3V，稱與，稱與非門工作在飽和區(qū)或處于開門非門工作在飽和區(qū)或處于開門狀態(tài)。狀態(tài)。 電壓傳輸特性測試電路電壓傳輸特性測試電路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL與非門電壓傳輸特性曲線與非門電壓傳輸特性曲線飽和區(qū)：與非門飽和區(qū)：與非門處于開門狀態(tài)。處于開門狀態(tài)。 截止區(qū)：與非門截止區(qū)：與非門處于關(guān)門狀態(tài)。處于關(guān)門狀態(tài)。 轉(zhuǎn)折區(qū)轉(zhuǎn)折區(qū) 下面介紹與電壓傳輸特下面介紹與電壓傳輸特性有關(guān)的主要參數(shù)：性有關(guān)的主要參數(shù)：有關(guān)參數(shù)有關(guān)參數(shù) 0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOH

30、UOL電壓傳輸特性曲線電壓傳輸特性曲線標準高電平標準高電平 USH 當當 uO USH 時，則認為輸出時，則認為輸出高電平，通常取高電平，通常取 USH = 3 V。 標準低電平標準低電平 USL當當 uO USL 時，則認為輸出時，則認為輸出低電平，通常取低電平，通常取 USL = 0.3 V。 關(guān)門電平關(guān)門電平 UOFF保證輸出不小于標準高電平保證輸出不小于標準高電平USH 時時,允許的輸入低電平的最大值。允許的輸入低電平的最大值。開門電平開門電平 UON保證輸出不高于標準低電平保證輸出不高于標準低電平USL 時時,允許的輸入高電平的最小值。允許的輸入高電平的最小值。閾值電壓閾值電壓 UT

31、H轉(zhuǎn)折區(qū)中點對應(yīng)的輸入電壓，轉(zhuǎn)折區(qū)中點對應(yīng)的輸入電壓，又稱門檻電平。又稱門檻電平。USH = 3VUSL = 0.3VUOFF UONUTH近似分析時認為：近似分析時認為：uI UTH，則與非門開通，則與非門開通， 輸出低電平輸出低電平UOL；uI UTH，則與非門關(guān)閉，則與非門關(guān)閉， 輸出高電平輸出高電平UOH。噪聲容限越大，抗干擾能力越強。噪聲容限越大，抗干擾能力越強。 指輸入低電平時，允許的最大正向噪聲電壓。指輸入低電平時，允許的最大正向噪聲電壓。UNL = UOFF UIL 指輸入高電平時，允許的最大負向噪聲電壓。指輸入高電平時，允許的最大負向噪聲電壓。UNH = UIH UON 輸入

32、信號上疊加的噪聲電壓只要不超過允許輸入信號上疊加的噪聲電壓只要不超過允許值，就不會影響電路的正常邏輯功能，這個允許值，就不會影響電路的正常邏輯功能，這個允許值稱為噪聲容限。值稱為噪聲容限。 輸入高電平噪聲容限輸入高電平噪聲容限 UNH輸入低電平噪聲容限輸入低電平噪聲容限 UNL輸入負載特性測試電路輸入負載特性測試電路 輸入負載特性曲線輸入負載特性曲線0uI /VR1/kUOFF1.1FNROFFRON2. 輸入負載特性輸入負載特性 ROFF 稱關(guān)門電阻。稱關(guān)門電阻。RI RON 時，相應(yīng)輸入端相時，相應(yīng)輸入端相當于輸入高電平。對當于輸入高電平。對 STTL 系列，系列，RON 2.1 k。RO

33、NROFFUOFF 例例 下圖中，知下圖中，知 ROFF ROFF 800 800 ，RON RON 3 k 3 k，試對，試對應(yīng)應(yīng) 輸入波形定性畫出輸入波形定性畫出TTLTTL與非門的輸出波形。與非門的輸出波形。(a)(a)(b)(b)tA0.3 V3.6 VO不同不同 TTL 系列，系列， RON、 ROFF 不同。不同。相應(yīng)輸入端相當于輸入低電平，相應(yīng)輸入端相當于輸入低電平，也即相當于輸入邏輯也即相當于輸入邏輯 0 。邏輯邏輯0因而因而 Ya 輸出恒為高電平輸出恒為高電平 UOH 。相應(yīng)輸入端相當于輸入高電平，相應(yīng)輸入端相當于輸入高電平，也即相當于輸入邏輯也即相當于輸入邏輯 1 。邏輯邏

34、輯1AAYb 1因而，可畫出波形如圖所示。因而，可畫出波形如圖所示。YbtOYatUOHO解：圖解：圖(a)(a)中，中，RI = 300 RI = 300 ROFF RON RON 3 k3 k3. 負載能力負載能力 負載電流流入與負載電流流入與非門的輸出端。非門的輸出端。 負載電流從與非門負載電流從與非門的輸出端流向外負載。的輸出端流向外負載。負載電流流入驅(qū)動門負載電流流入驅(qū)動門IOL負載電流流出驅(qū)動門負載電流流出驅(qū)動門IOH輸入均為輸入均為高電平高電平 輸入有輸入有低電平低電平 輸出為低電平輸出為低電平 輸出為高電平輸出為高電平 灌電流負載灌電流負載拉電流負載拉電流負載 不管是灌電流負載

35、還是拉電流負載，負載不管是灌電流負載還是拉電流負載，負載電流都不能超過其最大允許電流，否則將導(dǎo)致電流都不能超過其最大允許電流，否則將導(dǎo)致電路不能正常工作，甚至燒壞門電路。電路不能正常工作，甚至燒壞門電路。實用中常用扇出系數(shù)實用中常用扇出系數(shù) NOL 表示電路負載能力。表示電路負載能力。門電路輸出低電平時允許帶同類門電路的個數(shù)。門電路輸出低電平時允許帶同類門電路的個數(shù)。 通常按照負通常按照負載電流的流向?qū)⑤d電流的流向?qū)⑴c非門負載分為與非門負載分為 灌電流負載灌電流負載 拉電流負載拉電流負載 推拉輸出電路的作用推拉輸出電路的作用推拉輸出電路的主要作用是提高帶負載能力。當電路處于推拉輸出電路的主要作

36、用是提高帶負載能力。當電路處于關(guān)態(tài)時，輸出級工作于射極輸出狀態(tài)，呈現(xiàn)低阻抗輸出；當電關(guān)態(tài)時，輸出級工作于射極輸出狀態(tài)，呈現(xiàn)低阻抗輸出；當電路處于開態(tài)時，路處于開態(tài)時，V5處于飽和狀態(tài)，輸出電阻也很低。因此在穩(wěn)處于飽和狀態(tài)，輸出電阻也很低。因此在穩(wěn)態(tài)時，電路均具有較低的輸出阻抗，大大提高了帶負載能力。態(tài)時，電路均具有較低的輸出阻抗，大大提高了帶負載能力。推拉輸出推拉輸出電路和多發(fā)射電路和多發(fā)射極晶體管大大極晶體管大大提高了電路的提高了電路的開關(guān)速度。開關(guān)速度。 一般一般TTL與非門的平均與非門的平均延遲時間可以延遲時間可以縮短到幾十納縮短到幾十納秒。秒。ABCV1V2V3V4V5V6VD1VD2

37、VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V2.8 k900 50 3.5 k500 250 由于三極管存在開關(guān)時間，元、器件由于三極管存在開關(guān)時間，元、器件及連線存在一定的寄生電容，因此輸入矩及連線存在一定的寄生電容，因此輸入矩形脈沖時，輸出脈沖將延遲一定時間。形脈沖時，輸出脈沖將延遲一定時間。 輸入信號輸入信號UOm0.5 UOm0.5 UImUIm輸出信號輸出信號4. 傳輸延遲時間傳輸延遲時間 輸入電壓波形下降沿輸入電壓波形下降沿 0.5 UIm 處到輸出電壓上升沿處到輸出電壓上升沿 0.5 Uom處間隔的時間稱截止延遲時間處間隔的時間稱截止延遲時間 tPLH。 輸入電壓

38、波形上升沿輸入電壓波形上升沿 0.5 UIm 處到輸出電壓下降沿處到輸出電壓下降沿 0.5 Uom處間隔的時間稱導(dǎo)通延遲時間處間隔的時間稱導(dǎo)通延遲時間 tPHL。平均傳輸延遲時間平均傳輸延遲時間 tpd 2PLHPHLpdttt tPHLtPLHtpd 越小，則門越小，則門電路開關(guān)速度越高，電路開關(guān)速度越高，工作頻率越高。工作頻率越高。 0.5 UIm0.5 UOm5. 功耗功耗-延遲積延遲積 常用功耗常用功耗 P 和平均傳輸延遲時間和平均傳輸延遲時間 tpd 的乘積的乘積(簡稱簡稱功耗功耗 延遲積延遲積)來綜合評價門電路的性能，即來綜合評價門電路的性能，即M = P tpd 性能優(yōu)越的門電路

39、應(yīng)具有功耗低、工作速度高的性能優(yōu)越的門電路應(yīng)具有功耗低、工作速度高的特點，然而這兩者矛盾。特點，然而這兩者矛盾。 M 又稱品質(zhì)因素，值越小，說明綜合性能越好。又稱品質(zhì)因素，值越小，說明綜合性能越好。 2. TTL 集成邏輯門的使用要點集成邏輯門的使用要點 (1)(1)電源電壓用電源電壓用 + 5 V + 5 V， 74 系列應(yīng)滿足系列應(yīng)滿足 5 V 5% 。(2)(2)輸出端的連接輸出端的連接 普通普通 TTL 門輸出端不允許直接并聯(lián)使用。門輸出端不允許直接并聯(lián)使用。 三態(tài)輸出門的輸出端可并聯(lián)使用，但同一時刻只能有三態(tài)輸出門的輸出端可并聯(lián)使用，但同一時刻只能有一個門工作，其他門輸出處于高阻狀態(tài)

40、。一個門工作，其他門輸出處于高阻狀態(tài)。 集電極開路門輸出端可并聯(lián)使用，但公共輸出端和集電極開路門輸出端可并聯(lián)使用，但公共輸出端和電源電源 VCC 之間應(yīng)接負載電阻之間應(yīng)接負載電阻 RL。 輸出端不允許直接接電源輸出端不允許直接接電源 VCC 或直接接地。或直接接地。輸出電流應(yīng)小于產(chǎn)品手冊上規(guī)定的最大值。輸出電流應(yīng)小于產(chǎn)品手冊上規(guī)定的最大值。 3. 多余輸入端的處理多余輸入端的處理 與門和與非門的多余輸入端接邏輯與門和與非門的多余輸入端接邏輯 1 1 或者與有用輸入端并接。或者與有用輸入端并接。接接 VCC VCC通過通過 1 10 k 1 10 k 電阻接電阻接 VCCVCC與有用輸入端并接與

41、有用輸入端并接TTL 電路輸入端懸空時相當于輸入高電平，電路輸入端懸空時相當于輸入高電平，做實驗時與門和與非門等的多余輸入端可懸空，做實驗時與門和與非門等的多余輸入端可懸空，但使用中多余輸入端一般不懸空，以防止干擾。但使用中多余輸入端一般不懸空，以防止干擾?；蜷T和或非門的多余輸入端接邏輯或門和或非門的多余輸入端接邏輯 0 0或者與有用輸入端并接或者與有用輸入端并接 例例 欲用下列電路實現(xiàn)非運算，試改錯。欲用下列電路實現(xiàn)非運算，試改錯。(ROFF (ROFF 700 700 ，RON RON 2.1 k 2.1 k) )解：解：OC 門輸出門輸出端需外接端需外接上拉電阻上拉電阻RC5.1kY =

42、 1Y = 0 RI RON ，相應(yīng)輸，相應(yīng)輸入端為高電平。入端為高電平。510 RI UGS(th)N +UGS(th)P且且 UGS(th)N =UGS(th)P UGS(th)N增強型增強型 NMOS 管開啟電壓管開啟電壓AuIYuOVDDSGDDGSBVPVNB NMOS 管的襯底接管的襯底接電路最低電位，電路最低電位，PMOS管的襯底接最高電位，管的襯底接最高電位，從而保證襯底與漏源間從而保證襯底與漏源間的的 PN 結(jié)始終反偏。結(jié)始終反偏。.uGSN+- -增強型增強型 PMOS 管開啟電壓管開啟電壓uGSP+- -UGS(th)PuGSN UGS(th)N 時，增強型時，增強型 N

43、MOS 管管導(dǎo)通導(dǎo)通uGSN UGS(th)N 時，增強型時，增強型 NMOS 管管截止截止OiDuGSUGS(th)N增強型增強型 NMOS 管管轉(zhuǎn)移特性轉(zhuǎn)移特性 時時, 增強型增強型 PMOS 管導(dǎo)通管導(dǎo)通 時時, 增強型增強型 PMOS 管截止管截止OiDuGSUGS(th)P增強型增強型 PMOS 管管轉(zhuǎn)移特性轉(zhuǎn)移特性PGS(th)GSPUu PGS(th)GSPUu AuIYuOVDDSGDDGSBVPVNB( (一一) )電路基本結(jié)構(gòu)電路基本結(jié)構(gòu) UIL = 0 V，UIH = VDD5.2.3 CMOS 集成邏輯門集成邏輯門電路電路一、一、CMOS反相器反相器AuIYuOVDDS

44、GDDGSVP襯底襯底 BVN襯底襯底 B( (二二) )工作原理工作原理 ROFFNRONPuO+VDDSDDS導(dǎo)通電阻導(dǎo)通電阻 RON 截止電阻截止電阻 ROFFRONNROFFPuO+VDDSDDS可見該電路構(gòu)成可見該電路構(gòu)成 CMOS 非門，又稱非門，又稱 CMOS 反相器。反相器。無論輸入高低，無論輸入高低，VN、VP 中總有一管截止，使靜態(tài)漏中總有一管截止，使靜態(tài)漏極電流極電流 iD 0。因而。因而 CMOS 反相器靜態(tài)功耗極微小。反相器靜態(tài)功耗極微小。 輸入為低電平，輸入為低電平，UIL = 0V 時，時，uGSN = 0V UGS(th)N , VN 導(dǎo)通，導(dǎo)通，VP 截止，截

45、止，PGS(th)DDDDGSPV0UVVu 輸入為低電平輸入為低電平 UIL = 0 V 時，時，uGSN = 0V 1000門的門的PLD稱為稱為HDPLD (一一) 按集成密度分類按集成密度分類 Field Programmable Gate Array，簡稱，簡稱 FPGA 。 PROM、PLA、PAL 和和 GAL 均屬低密度均屬低密度 PLD。5.3.2 可編程邏輯器件的類型可編程邏輯器件的類型在系統(tǒng)可編程邏輯器件在系統(tǒng)可編程邏輯器件普通普通 PLD普通普通 PLD 需要使用編程器進行編程，需要使用編程器進行編程，而而 ISP 器件不需要編程器。器件不需要編程器。 (二二) 按編程

46、方式分類按編程方式分類即即 In - System Programmable PLD (簡稱簡稱 ispPLD) (三三) 按可編程部位分類按可編程部位分類按器件內(nèi)可編程的部位不同分為：按器件內(nèi)可編程的部位不同分為： 1、 PROM(即可編程即可編程 ROM) 2、 PLA(即即 ProgrammableLogic Array，可編，可編程邏輯陣列程邏輯陣列) 3、 PAL(即即 ProgrammableArray Logic，可編程，可編程陣列邏輯陣列邏輯) 4、GAL(即即Genetic Array Logic，通用陣列邏輯，通用陣列邏輯)PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入

47、電電路路與與陣陣列列輸輸出出電電路路或或陣陣列列輸輸入入項項乘乘積積項項或或項項輸輸入入輸輸出出輸入緩沖電路用輸入緩沖電路用以產(chǎn)生輸入變量的原以產(chǎn)生輸入變量的原變量和反變量，并提變量和反變量，并提供足夠的驅(qū)動能力。供足夠的驅(qū)動能力。 輸入緩沖電路輸入緩沖電路 (a)一般畫法一般畫法 (b)PLD 中的習(xí)慣畫法中的習(xí)慣畫法(a)(a)(b)(b)AAAAAA5.3.3 可編程邏輯器件的基本結(jié)構(gòu)和編程原理可編程邏輯器件的基本結(jié)構(gòu)和編程原理由多個多輸由多個多輸入與門組成，用入與門組成，用以產(chǎn)生輸入變量以產(chǎn)生輸入變量的各乘積項。的各乘積項。例例如如 CABCCABBAW7 = ABCABCW 0 =與

48、陣列與陣列PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入電電路路與與陣陣列列輸輸出出電電路路或或陣陣列列輸輸入入項項乘乘積積項項或或項項輸輸入入輸輸出出5.3.3 可編程邏輯器件的基本結(jié)構(gòu)和編程原理可編程邏輯器件的基本結(jié)構(gòu)和編程原理PLD 器件中連接的習(xí)慣畫法器件中連接的習(xí)慣畫法固定連接固定連接 可編程連接可編程連接 斷開連接斷開連接PLD 中與門和或門的習(xí)慣畫法中與門和或門的習(xí)慣畫法(a)(a)(b)(b)YCABCBAACBYYYCBA1由多個多輸由多個多輸入與門組成，用入與門組成，用以產(chǎn)生輸入變量以產(chǎn)生輸入變量的各乘積項。的各乘積項。PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入

49、電電路路與與陣陣列列輸輸出出電電路路或或陣陣列列輸輸入入項項乘乘積積項項或或項項輸輸入入輸輸出出CABCCABBAW7 = ABCABCW0 =與陣列的與陣列的PLD 習(xí)慣畫法習(xí)慣畫法5.3.3 可編程邏輯器件的基本結(jié)構(gòu)和編程原理可編程邏輯器件的基本結(jié)構(gòu)和編程原理由圖可得由圖可得 Y1 = ABC + ABC + ABC Y2 = ABC + ABC Y3 = ABC + ABC例例如如 ABCY3 Y2 Y1 與陣列與陣列或陣列或陣列PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入電電路路與與陣陣列列輸輸出出電電路路或或陣陣列列輸輸入入項項乘乘積積項項或或項項輸輸入入輸輸出出由多個多輸由多

50、個多輸入或門組成，用入或門組成，用以產(chǎn)生或項，即以產(chǎn)生或項，即將輸入的某些乘將輸入的某些乘積項相加。積項相加。5.3.3 可編程邏輯器件的基本結(jié)構(gòu)和編程原理可編程邏輯器件的基本結(jié)構(gòu)和編程原理 由由 PLD 結(jié)構(gòu)可知，從輸出端可得到輸入變結(jié)構(gòu)可知，從輸出端可得到輸入變量的乘積項之和，因此可實現(xiàn)任何組合邏輯函數(shù)。量的乘積項之和，因此可實現(xiàn)任何組合邏輯函數(shù)。再配以觸發(fā)器，就可實現(xiàn)時序邏輯函數(shù)。再配以觸發(fā)器，就可實現(xiàn)時序邏輯函數(shù)。PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入電電路路與與陣陣列列輸輸出出電電路路或或陣陣列列輸輸入入項項乘乘積積項項或或項項輸輸入入輸輸出出PLD 的輸出回路因器件的不

51、同而有所不同，但的輸出回路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類?？傮w可分為固定輸出和可組態(tài)輸出兩大類。5.3.3 可編程邏輯器件的基本結(jié)構(gòu)和編程原理可編程邏輯器件的基本結(jié)構(gòu)和編程原理5.3.4 可編程可編程ROM 內(nèi)部的或陣列可編程，與陣列和輸出電路固定，內(nèi)部的或陣列可編程，與陣列和輸出電路固定， 其編程數(shù)據(jù)只能寫一次。其編程數(shù)據(jù)只能寫一次。5.3.5 PLA(可編程邏輯陣列可編程邏輯陣列) 內(nèi)部的與陣列和或陣列均可編程，輸出電路固內(nèi)部的與陣列和或陣列均可編程，輸出電路固定，定， 其編程數(shù)據(jù)只能寫一次。其編程數(shù)據(jù)只能寫一次。5.3.6 PAL(可編程陣列邏輯可編程陣列

52、邏輯) 內(nèi)部的與陣列可編程，而或陣列和輸出電路固內(nèi)部的與陣列可編程，而或陣列和輸出電路固定，定， 其編程數(shù)據(jù)只能寫一次。其編程數(shù)據(jù)只能寫一次。5.3.7 GAL(通用陣列邏輯通用陣列邏輯 普通型普通型)簡介簡介 內(nèi)部的與陣列可編程，輸出電路可組態(tài)輸出，采用了電內(nèi)部的與陣列可編程，輸出電路可組態(tài)輸出，采用了電擦除可重復(fù)編程，但或陣列固定不能編程。擦除可重復(fù)編程，但或陣列固定不能編程。 由于由于GAL工作速度高、價格低、具有強大的編程工具和工作速度高、價格低、具有強大的編程工具和軟件支撐，在電路結(jié)構(gòu)上用可編程的輸出邏輯宏單元取代了軟件支撐，在電路結(jié)構(gòu)上用可編程的輸出邏輯宏單元取代了固定輸出電路，因

53、而功能相對于固定輸出電路，因而功能相對于PROM、PLA和和PAL等可編等可編程器件更強。稱為通用可編程邏輯器件。程器件更強。稱為通用可編程邏輯器件。 目前低密度的可編程邏輯器件多用目前低密度的可編程邏輯器件多用 GAL。 GAL器件分兩大類：一類為普通型器件分兩大類：一類為普通型GAL，其與或陣列結(jié)，其與或陣列結(jié)構(gòu)與構(gòu)與PAL相似，如相似，如GAL16V8V表示輸出方式可變）、表示輸出方式可變）、GAL20V8 、ispGAL16Z8都屬于這一類；另一類為新型都屬于這一類；另一類為新型GAL，其與或陣列均可編程，其與或陣列均可編程， 與與PLA結(jié)構(gòu)相似，主要有結(jié)構(gòu)相似，主要有GAL39V8。

54、 一、一、GAL可編程邏輯器件可編程邏輯器件 采用采用 CMOS E2PROM 工藝，工藝，可電擦除、可重復(fù)編程?？呻姴脸?、可重復(fù)編程。 二二 GAL16V8 簡介簡介1. GAL16V8 引腳圖引腳圖VCCGAL16V8 I/OI/OI/OOEI/OI/OI/OI/OI/OCLKIIIIIIIIGND12345678910111220191817161514138 個輸入端個輸入端8 個個 I/O 端端1 個時鐘輸入端個時鐘輸入端1 個輸出使能控制輸入端個輸出使能控制輸入端GAL16V8可編程與陣列可編程與陣列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 1

55、9I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8 邏輯圖邏輯圖輸出邏輯宏單元輸出邏輯宏單元(即即 Output Logic Macro- Cell，簡稱，簡稱 OLMC)與陣列與陣列 輸入電路輸入電路可編程與陣列可編程與陣列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8 邏輯圖邏輯圖 OLMC 中含有或門、中含有或門、D 觸發(fā)器和多路選擇器等，觸發(fā)器和多路選擇器等，通過對通過對

56、 OLMC 編程可得編程可得到組合電路輸出、時序電到組合電路輸出、時序電路輸出、雙向路輸出、雙向 I/O 端等多端等多種工作組態(tài)。種工作組態(tài)?？删幊膛c陣列可編程與陣列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8邏輯圖邏輯圖與陣列的作用是產(chǎn)生與陣列的作用是產(chǎn)生輸入信號的乘積項。其輸輸入信號的乘積項。其輸入信號為入信號為 8 個輸入端提供個輸入端提供的原、反變量和的原、反變量和 8 個反饋個反饋輸入端提供的原、反變量。輸入端提供的原、反變量。產(chǎn)生

57、這些變量的哪些乘積產(chǎn)生這些變量的哪些乘積項，則由對與陣列的編程項，則由對與陣列的編程決定。決定。 時鐘輸入端，提供時序電路所需要的時鐘信號。時鐘輸入端，提供時序電路所需要的時鐘信號。輸出使能控制輸入端。輸出使能控制輸入端。它作為全局控制信號控制各它作為全局控制信號控制各 I/O 端的工作方式。端的工作方式。了解現(xiàn)場可編程門陣列器件了解現(xiàn)場可編程門陣列器件FPGA的結(jié)構(gòu)的結(jié)構(gòu)了解復(fù)雜可編程邏輯器件了解復(fù)雜可編程邏輯器件CPLD的結(jié)構(gòu)的結(jié)構(gòu)5.4 CPLD/FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)了解了解FPGA和和CPLD的比較的比較了解了解CPLD在系統(tǒng)邏輯電路在系統(tǒng)邏輯電路 FPGA現(xiàn)場可編程邏輯電路現(xiàn)

58、場可編程邏輯電路了解了解FPGA現(xiàn)場可編程邏輯電路現(xiàn)場可編程邏輯電路 FPGA現(xiàn)場可編程邏輯電路現(xiàn)場可編程邏輯電路可編程邏輯器件的參數(shù)指標可編程邏輯器件的參數(shù)指標 陣列擴展型陣列擴展型HDPLDHDPLD包括包括EPLDEPLD和和CPLDCPLD，CPLDCPLD在在PALPAL、GALGAL結(jié)構(gòu)的基礎(chǔ)上擴展或改進而成的?；窘Y(jié)構(gòu)與結(jié)構(gòu)的基礎(chǔ)上擴展或改進而成的。基本結(jié)構(gòu)與PALPAL和和GALGAL類似，均由可編程的與陣列、固定的或陣列和邏輯類似，均由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成度大得多。宏單元組成，但集成度大得多。 EPLD EPLD采用采用EPROMEPROM工藝

59、。與工藝。與GALGAL相比，大量增加了相比，大量增加了OLMCOLMC的數(shù)目，增加了對的數(shù)目，增加了對OLMCOLMC中寄存器的異步復(fù)位和異步置中寄存器的異步復(fù)位和異步置位功能，其位功能，其OLMCOLMC使用更靈活。缺點內(nèi)部互連性較差。使用更靈活。缺點內(nèi)部互連性較差。 CPLD CPLD采用采用E2PROME2PROM工藝。與工藝。與EPLDEPLD相比，增加了內(nèi)部連相比，增加了內(nèi)部連線，對邏輯宏單元和線，對邏輯宏單元和I/OI/O單元均作了重大改進。內(nèi)部資單元均作了重大改進。內(nèi)部資原互連性比原互連性比EPLDEPLD有較大的改進。有較大的改進。5.4.1 陣列擴展型陣列擴展型CPLD的基

60、本結(jié)構(gòu)的基本結(jié)構(gòu) CPLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)邏輯陣列塊邏輯陣列塊(LAB) (LAB) 5.4.2 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu) FPGA FPGA由可配置邏輯塊由可配置邏輯塊CLBCLB、輸入、輸入/ /輸出模塊輸出模塊IOBIOB和互連和互連資源資源IRIR三部分組成。三部分組成。 可配置邏輯塊可配置邏輯塊CLBCLB是實現(xiàn)用戶功能的基本單元，它是實現(xiàn)用戶功能的基本單元，它們通常規(guī)則地排列成一個陣列，散布于整個芯片。們通常規(guī)則地排列成一個陣列，散布于整個芯片。 可編程輸入可編程輸入/ /輸出模塊輸出模塊(IOB)(IOB)主要完成芯片上邏輯與主要完成芯片上