EDA課程設(shè)計_數(shù)字時鐘(鬧鐘)設(shè)計

1、課程設(shè)計說明書題目：圓針學院（系）年級專業(yè)：學 號:學生姓名：指導(dǎo)教師：教師職稱：第1章摘要 1第2章設(shè)計方案2.1 VHDL 簡介2.2 設(shè)計思路第3章模塊介紹第4章Verilog HDL 設(shè)計源程序第5章波形仿真圖第6章管腳鎖定及硬件連線心得體會 17參考文獻 18第一章摘要在當今社會，數(shù)字電路產(chǎn)品的應(yīng)用在我們的實際生活中顯得越來越重要，與我們的生活聯(lián)系愈加緊密，例如計算機、儀表、電子鐘等等，使我們的生活工作較以前的方式 更加方便、完善，帶來了很多的益處。在此次EDA課程，我的設(shè)計課題是鬧鐘，使用VHDL語言進行編程完成。報告書主要由設(shè)計方案、模塊介紹、設(shè)計源程序、仿真波形圖和管腳鎖定及硬

2、件連線四部分組成。 設(shè)計方案主要介紹了我對于設(shè)計課題的大致設(shè)計思路，之后各個部分將會詳細介紹設(shè)計 組成及程序。第二章 設(shè)計方案2.1 VHDL 簡介數(shù)字電路主要是基于兩個信號 (我們可以簡單的說是有電壓和無電壓) ， 用數(shù)字信號完成對數(shù)字量進行算術(shù)運算和邏輯運算的電路我們稱之為數(shù)字電路，它具有邏輯運算和邏輯處理等功能，數(shù)字電路可分為組合邏輯電路和時序邏輯電路。EDA 技術(shù)，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、

3、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計，具有以下幾個特點：用軟件的方式設(shè)計硬件； 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；設(shè)計過程中可用有關(guān)軟件進行各種仿真；系統(tǒng)可現(xiàn)場編程，在線升級；整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA 技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。EDA 技術(shù)伴隨著計算機、集成電路、電子系統(tǒng)設(shè)計的發(fā)展，經(jīng)歷了計算機輔助設(shè)計(Computer Assist Design ，

4、簡 稱 CAD)、 計 算 機 輔 助 工 程 設(shè) 計 (Computer Assist Engineering Design ,簡稱 CAE和電子設(shè)計自動化 (Electronic Design Automation , 簡稱EDA)E個發(fā)展階段。常用的硬件描述語言有VHDL、 Verilog 、 ABEL。EDA技術(shù)是隨著集成電路和計算機技術(shù)的飛速發(fā)展應(yīng)運而生的一種高級、快速、有效的電子設(shè)計自動化工具。它是為解決自動控制系統(tǒng)設(shè)計而提出的，從70 年代經(jīng)歷了計算機輔助設(shè)計（CAD,計算機輔助工程（CAE,電子系統(tǒng)設(shè)計自動化（ESDA 3個階段。前兩個階段的EDAT 品都只是個別或部分的解決了

5、電子產(chǎn)品設(shè)計中的工程問題；第三代EDAT具根據(jù)工程設(shè)計中的瓶 頸和矛盾對設(shè)計數(shù)據(jù)庫實現(xiàn)了統(tǒng)一管理，并提出了并行設(shè)計環(huán)境概念，提供了獨立于工藝和廠家的系統(tǒng)級的設(shè)計工具。EDA關(guān)鍵技術(shù)之一就是采用硬件描述語言對硬件電路進行描述，且具有系統(tǒng)級仿真和綜合能力。目前應(yīng)用比較廣泛的硬件描述語言就是Verilog HDL 。2 Verilog HDL 簡介Verilog HDL 是目前大規(guī)模集成電路設(shè)計中最具代表性、使用最廣泛的硬件描述語言之一。具有如下特點：（1）能夠在不同的抽象層次上，如系統(tǒng)級、行為級、RTLM、門級和開關(guān)級，對設(shè)計系統(tǒng)進行精 確而簡練的描述。（ 2） 能夠在每個抽象層次的描述上對設(shè)計進

6、行仿真驗證，及時發(fā)現(xiàn)及時發(fā)現(xiàn)可能存在的錯誤， 縮短設(shè)計周期，并保存整個設(shè)計過程的正確性。（3）由于代碼描述與工藝過程實現(xiàn)無關(guān)，便于設(shè)計標準化，提高設(shè)計的可重用性。如國有C語言 的編程基礎(chǔ)經(jīng)驗，只需很短的時間就能學會和掌握Verilog HDL因此，Verilog HDLM以作為學 習HD及計方法的入門和基礎(chǔ)。§ 2.2 設(shè)計思路一、設(shè)計要求1 、設(shè)計簡易的一分鐘鬧鐘；2 、可手動輸入定時時間（ 059s） ，如 30s；3、兩個動態(tài)數(shù)碼管上跟蹤顯示時間的變化：如 30, 29, 28到了指定時間蜂鳴器發(fā)出 5s 的提示音；4 、采用 2 個動態(tài)數(shù)碼管顯示時間；5、用蜂鳴器發(fā)出提示音；

7、6、撥碼開關(guān)設(shè)置定時時間。二、設(shè)計思路根據(jù)上述的設(shè)計要求，整個系統(tǒng)大致包括如下幾個組成部分：它包括以下幾個組成部分： 1 ) 顯示屏，由 2 個七段動態(tài)數(shù)碼管組成，用于顯示當前設(shè)置的鬧鐘時間并進行跟蹤顯示； 2)6 個撥碼開關(guān)，用于輸入鬧鐘時間； 3) 復(fù)位鍵，確定新的鬧鐘時間設(shè)置，或顯示已設(shè)置的鬧鐘時間； 4) 蜂鳴器， 在當前時鐘時間與鬧鐘時間相同時， 發(fā)出報警聲。第三章 模塊介紹 一、計時模塊此模塊共有6 個撥碼開關(guān)作為輸入信號， 當開關(guān)無輸入時， 都處于低電平狀態(tài)，D5、D4 D& D2、D1和D0是并行數(shù)據(jù)輸入端，CRN異步復(fù)位輸入端，LDN是預(yù)置控制輸入 端。當開關(guān)有輸入時

8、，會產(chǎn)生一個六位的二進制輸出信號num,此信號表示動作的開關(guān)序號，它是作為動態(tài)顯示模塊的輸入信號。二、數(shù)碼顯示模塊這個模塊有兩個輸入信號和兩個輸出信號。其中一個是信號輸入模塊的輸出num作為輸入，另外一個是時鐘輸入端，作為掃描數(shù)碼管的頻率信號，采用1024Hz的中高頻信號。輸出信號為 SSO SS1、SS2,是動態(tài)數(shù)碼管的片選段。三、報警模塊報警模塊共有兩個輸入信號 ET和CLK1, 一個輸出信號 COUT當從信號輸入模塊檢 測到有開關(guān)輸入時，ET信號已置1, CLK上升沿到來時，程序?qū)?COUT1 1,蜂鳴器發(fā)出 時間為 10s 的報警信號，時間到達后，跳出循環(huán)，蜂鳴器停止報警。四、頂層模塊

9、頂層模塊的作用是將各個模塊組合到一起，從而實現(xiàn)最終的功能。其輸入即為各個模塊的輸入， 一個時鐘信號， 還有 6 個撥碼開關(guān)的輸入， 其輸出為數(shù)碼管顯示和報警器。第四章 Verilog HDL 設(shè)計源程序、計時模塊module counter(LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,Q,OC);input LDN,D5,D4,D3,D2,D1,D0,CLK,CRN;output5:0 Q;output OC;reg OC;reg5:0 Q;reg5:0 Q_TEMP;reg3:0 NUM;always(posedge CLK or negedge CRN)beginif(CR

10、N) Q_TEMP=6'b000000;else if(LDN)beginQ_TEMP=D5,D4,D3,D2,D1,D0;NUM=4'b0000;endelse if(Q_TEMP<6'b111100&&Q_TEMP>6'b000000)beginif(NUM<4'b1000&&NUM>=4'b0000)NUM=NUM+1;else NUM=4'b0001;if(NUM=4'b1000)Q_TEMP=Q_TEMP-1;endelse Q_TEMP=6'b000000

11、;alwaysbeginif(Q_TEMP=6'b000000&&LDN) OC=1'b1;else OC=1'b0;Q=Q_TEMP;endendmodule二、數(shù)碼顯示模塊module showtime(A,Q,CLKM,SS0,SS1,SS2);input5:0 A;input CLKM;output6:0 Q;output SS0,SS1,SS2;reg6:0 Q;reg SS0,SS1,SS2;reg M;reg5:0 B;reg5:0 C;always(posedge CLKM)beginM=M+1;endalwaysbeginif(A<

12、;='b001001)B=A;C=0;endelse if(A>'b001001&&A<='b10011)beginB=A-10;C=1;endelse if(A>'b10011&&A<='b11101)beginB=A-20;C=2;endelse if(A>'b11101&&A<='b100111)beginB=A-30;C=3;endelse if(A>'b100111&&A<='b110001)begin

13、B=A-40;C=4;endelse if(A>'b110001&&A<='b111011)beginB=A-50;C=5;endelse if(A='b111100)beginB=0;C=6;endif(M='b1)beginSS0=1;SS1=0;SS2=0;case(B)'b000000:Q='b0111111;'b000001:Q='b0000110;'b000010:Q='b1011011;'b000011:Q='b1001111;'b000100:Q=

14、'b1100110;'b000101:Q='b1101101;'b000110:Q='b1111101;'b000111:Q='b0000111;'b001000:Q='b1111111;'b001001:Q='b1101111;default:Q='b0111111;endcaseendelse if(M='b0)SS0=0;SS1=0;SS2=0;case(C)'b000000:Q='b0111111;'b000001:Q='b0000110;'b

15、000010:Q='b1011011;'b000011:Q='b1001111;'b000100:Q='b1100110;'b000101:Q='b1101101;'b000110:Q='b1111101;default:Q='b0111111;endcaseendendendmodule三、報警模塊module speaker(CLK1,ET,COUT);input CLK1,ET;output COUT;reg COUT;reg5:0 TEMP;always(posedge CLK1)beginif(ET) T

16、EMP=6'b000000;else if(TEMP<6'b101001&&TEMP>=6'b000000) TEMP=TEMP+1;else TEMP=6'b101001;always beginif(TEMP<6'b101001&&TEMP!=6'b000000) COUT=1'b1;else COUT=1'b0;endendmodule四、頂層模塊moduletimer(LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,CLK1,COUT,LED,SS0,SS1,S

17、S2,CLKM);input LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,CLK1,CLKM;output6:0 LED;output COUT,SS0,SS1,SS2;wire X6;wire5:0 X;counteru1(.LDN(LDN),.D5(D5),.D4(D4),.D3(D3),.D2(D2),.D1(D1),.D0(D0),.CLK(CLK),.CRN(CRN),.Q(X5:0),.OC(X6);showtime u2(.A(X5:0),.Q(LED6:0),.CLKM(CLKM),.SS0(SS0),.SS1(SS1),.SS2(SS2);speaker u3

18、(.CLK1(CLK1),.ET(X6),.COUT(COUT);endmodule第五章 波形仿真圖一、計時模塊波形仿真圖R?f: O.Orskame:tf-lDN屈服二|tf-CRNif-CLK$ Qp.OUCyalieTrue 16曲lOii625.0ms 1.25s明silg隔:36E3s2.55J125s 三感1箱S SOs £6X5 6.25s 6.875s/5s8,125s 岬 5s9爾依D210D：21皿iimiiTmrawiwjimMoim皿口wjhwi皿 rm21,g-a13二、報警模塊波形仿真圖屆Dlh>* Tins:恨Ons力的IValue: fl-崢三

19、T阻訕造0吟守冰 1亂5愚'淘 2.K 氏 2:125s-.125? 利微 通LTir_rAiirrr ii r rAwrr TTT祖 30IJT三、頂層模塊波形仿真圖Ref fiOns他陽： 0-LDNur J&.0|3RN CM CLKM liCLK 記麻0|一 ED|6 4* coin匝Tims:跡O.&nsVakjB： T1曬fl'>-r=D2100000C630Intend: 3JBs2.0e3.0s4Q$5,0s 6,De 7,0s 8,Ds HJQs 10.0s II.Ds21第六章管腳鎖定及硬件連線、管腳鎖定CLK>chip=time

20、r;Input Pin=75CLKM>chip=timer:Input Pin=83CLK1> chip=timer;Input Pin=85COUT> chip=timer;Output Pin=38CRN> chip=timer;Input Pin=39DO> chip=timer;Input Pin=53D1> chip=timer;Input Pin=47D2> chip=timer;Input Pin=46D3> chip=timer;Input Pin=45D4> chip=timer;Input Pin=44D5> chip=timer;Input Pin=41LDN> chip=timer;Input Pin=40LED0> chip=timer;Output Pin=173LED1> chip=timer;Output Pin=174LED2> chip=timer;Output Pin=175LED3> chip=timer;Output Pin=176LED4> chip=timer;Output Pin=177LED5>