半導(dǎo)體集成電路課件

1、1集成電路的集成電路的版圖設(shè)計(jì)版圖設(shè)計(jì) 專題專題21. 什么是版圖？什么是版圖？2. 版圖設(shè)計(jì)過程版圖設(shè)計(jì)過程3. 版圖設(shè)計(jì)的準(zhǔn)備工作版圖設(shè)計(jì)的準(zhǔn)備工作4. 集成電路版圖設(shè)計(jì)規(guī)則集成電路版圖設(shè)計(jì)規(guī)則 5. 集成電路版圖設(shè)計(jì)舉例集成電路版圖設(shè)計(jì)舉例 3 什么是集成電路？什么是集成電路？( (相對(duì)分立器件組成的相對(duì)分立器件組成的電路而言電路而言) ) 把組成電路的元件、器件以及相把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。裝，電路與

2、外部的連接靠引腳完成。 什么是集成電路設(shè)計(jì)？什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。要求的集成電路。4根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計(jì)光刻用的掩膜版圖，實(shí)現(xiàn)IC設(shè)計(jì)的最終輸出。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖

3、案來表示。 版圖與所采用的制備工藝緊密相關(guān)。5 2. 版圖設(shè)計(jì)過程版圖設(shè)計(jì)過程 由底向上過程由底向上過程 主要是布局布線過程 布局：布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對(duì)級(jí)別級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別級(jí)別高一些的，是分配較低級(jí)別級(jí)別功能塊的位置，使芯片面積盡量小。 布線：布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長(zhǎng)度、保證布通率。6 將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，問題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的這

4、個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)就是說，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。一出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。一般來說，級(jí)別越高，抽象程度越高；般來說，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體級(jí)別越低，細(xì)節(jié)越具體7多路轉(zhuǎn)換開關(guān)多路轉(zhuǎn)換開關(guān)(MUX-Multiplexer )算術(shù)算術(shù)/邏輯單元邏輯單元(ALU ArithmeticLogic Unit 中央處理器中央處理器 (CPU Central Processing

5、Unit)寄存器傳輸級(jí)寄存器傳輸級(jí)（ RTLregister transfer level ） Y型圖型圖集成電路的功能集成電路的功能集成電路的邏輯和電路組成集成電路的邏輯和電路組成集成電路掩膜版的幾何特性集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)和物理特性的具體實(shí)現(xiàn)層層次次8域：域： 行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱RTL級(jí))、 邏輯級(jí)與電路級(jí)9 集成電路設(shè)計(jì)與制造的主要流程框架集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)設(shè)計(jì)芯片檢測(cè)芯片檢測(cè)單晶、外單晶、外延材料延材料掩膜版

6、掩膜版芯片制造芯片制造過程過程封裝封裝測(cè)試測(cè)試系統(tǒng)需求系統(tǒng)需求10 集成電路的集成電路的設(shè)計(jì)設(shè)計(jì)過程：過程： 設(shè)計(jì)創(chuàng)意設(shè)計(jì)創(chuàng)意 + + 仿真驗(yàn)證仿真驗(yàn)證集成電路芯片設(shè)計(jì)過程框架集成電路芯片設(shè)計(jì)過程框架From 吉利久教授吉利久教授是是功能要求功能要求行為設(shè)計(jì)（行為設(shè)計(jì)（VHDL）行為仿真行為仿真綜合、優(yōu)化綜合、優(yōu)化網(wǎng)表網(wǎng)表時(shí)序仿真時(shí)序仿真布局布線布局布線版圖版圖后仿真后仿真否否是是否否否否是是Sing off設(shè)計(jì)業(yè)設(shè)計(jì)業(yè)11系統(tǒng)級(jí)系統(tǒng)級(jí)行為、性行為、性能描述能描述CPU、存儲(chǔ)、存儲(chǔ)器、控制器器、控制器等等芯片、電路芯片、電路板、子系統(tǒng)板、子系統(tǒng)算法級(jí)算法級(jí)I/O算法算法硬件模塊、硬件模塊、數(shù)據(jù)

7、結(jié)構(gòu)數(shù)據(jù)結(jié)構(gòu)部件間的物部件間的物理連接理連接RTL級(jí)級(jí)狀態(tài)表狀態(tài)表ALU、寄存、寄存器、器、 MUX微存儲(chǔ)器微存儲(chǔ)器芯片、宏單芯片、宏單元元邏輯級(jí)邏輯級(jí)布爾方程布爾方程 門、觸發(fā)器門、觸發(fā)器 單元布圖單元布圖電路級(jí)電路級(jí)微分方程微分方程 晶體管、電晶體管、電阻、電容阻、電容管子布圖管子布圖12 分類分類內(nèi)容內(nèi)容語(yǔ)言描述語(yǔ)言描述(如如VHDL語(yǔ)語(yǔ)言、言、Verilog語(yǔ)言等語(yǔ)言等)功能描述與邏輯描述功能描述與邏輯描述功能設(shè)計(jì)功能設(shè)計(jì)功能圖功能圖邏輯設(shè)計(jì)邏輯設(shè)計(jì)邏輯圖邏輯圖電路設(shè)計(jì)電路設(shè)計(jì)電路圖電路圖設(shè)設(shè)計(jì)計(jì)圖圖版圖設(shè)計(jì)版圖設(shè)計(jì)符號(hào)式版圖符號(hào)式版圖, 版圖版圖13功能描述功能描述 x=ab+ab

8、的邏輯圖的邏輯圖14CMOS與非門的電路圖與非門的電路圖15CMOS反相器的掩膜版圖反相器的掩膜版圖場(chǎng)場(chǎng)SiO2柵柵SiO2柵柵SiO216 版圖設(shè)計(jì)就是按照線路的要求和一定的工藝參數(shù)，設(shè)計(jì)出元件的圖形并進(jìn)行排列互連，以設(shè)計(jì)出一套供IC制造工藝中使用的光刻掩膜版的圖形，稱為版圖或工藝復(fù)合圖。 版圖設(shè)計(jì)是制造IC的基本條件，版圖設(shè)計(jì)是否合理對(duì)成品率、電路性能、可靠性影響很大，版圖設(shè)計(jì)錯(cuò)了，就一個(gè)電路也做不出來。若設(shè)計(jì)不合理，則電路性能和成品率將受到很大影響。版圖設(shè)計(jì)必須與線路設(shè)計(jì)、工藝設(shè)計(jì)、工藝水平適應(yīng)。版圖設(shè)計(jì)者必須熟悉工藝條件、器件物理、電路原理以及測(cè)試方法。17 作為一位版圖設(shè)計(jì)者，首先首

9、先要熟悉工藝條件和器件物理，才能確定晶體管的具體尺寸。鋁連線的寬度、間距、各次掩膜套刻精度等。其次其次要對(duì)電路的工作原理有一定的了解，這樣才能在版圖設(shè)計(jì)中注意避免某些分布參量和寄生效應(yīng)對(duì)電路產(chǎn)生的影響。同時(shí)同時(shí)還要熟悉調(diào)試方法，通過對(duì)樣品性能的側(cè)試和顯微鏡觀察，可分析出工藝中的間題。也可通過工藝中的問題發(fā)現(xiàn)電路設(shè)計(jì)和版圖設(shè)計(jì)不合理之處，幫助改版工作的進(jìn)行。特別是測(cè)試中發(fā)現(xiàn)某一參數(shù)的不合格，這往往與版圖設(shè)計(jì)有關(guān)。 18 典型的典型的IC設(shè)計(jì)流程設(shè)計(jì)流程行為描述行為描述行為級(jí)綜合行為級(jí)綜合邏輯綜合邏輯綜合版圖綜合版圖綜合掩膜掩膜 將行為級(jí)描述（將行為級(jí)描述（HDL）轉(zhuǎn)）轉(zhuǎn) 換成寄存器傳輸級(jí)（換成寄

10、存器傳輸級(jí)（RTL）的）的 結(jié)構(gòu)描述結(jié)構(gòu)描述 將邏輯級(jí)的行為描述將邏輯級(jí)的行為描述 （狀態(tài)轉(zhuǎn)移圖、布爾方程、真值表、（狀態(tài)轉(zhuǎn)移圖、布爾方程、真值表、 轉(zhuǎn)換成邏輯級(jí)的結(jié)構(gòu)描述（邏輯門轉(zhuǎn)換成邏輯級(jí)的結(jié)構(gòu)描述（邏輯門 的網(wǎng)表）；的網(wǎng)表）； 邏輯優(yōu)化邏輯優(yōu)化 邏輯仿真，采用硬件仿真（邏輯仿真，采用硬件仿真（PLD、FPGA） 測(cè)試綜合（提供自動(dòng)測(cè)試圖性生成，可消測(cè)試綜合（提供自動(dòng)測(cè)試圖性生成，可消 除設(shè)計(jì)中的冗余邏輯，診斷設(shè)計(jì)中的除設(shè)計(jì)中的冗余邏輯，診斷設(shè)計(jì)中的 不可測(cè)邏輯結(jié)構(gòu)）不可測(cè)邏輯結(jié)構(gòu)）將門級(jí)網(wǎng)表轉(zhuǎn)化成將門級(jí)網(wǎng)表轉(zhuǎn)化成版圖（完成布局、布線）版圖（完成布局、布線）A. 總體設(shè)計(jì)流程總體設(shè)計(jì)流程1

11、9LVS（Layout versus Schematic）B. 布局、布線流程布局、布線流程網(wǎng)表輸入網(wǎng)表輸入布圖規(guī)劃布圖規(guī)劃布局布局全局布線全局布線詳細(xì)布線詳細(xì)布線版圖參數(shù)提取版圖參數(shù)提取一致性檢查一致性檢查后模擬后模擬版圖生成版圖生成掩膜文件掩膜文件將版圖寄生參數(shù)引入將版圖寄生參數(shù)引入電路圖，模擬檢查電路的時(shí)電路圖，模擬檢查電路的時(shí)序及速度等是否仍符合要求序及速度等是否仍符合要求POST SIMULATIONplace & route20 版圖驗(yàn)證與檢查 DRC（Design Rule Cheek）：幾何設(shè)計(jì)規(guī)則檢查 ERC（Electrical Rule Check）：電學(xué)規(guī)則檢查 LVS

12、（Layout versus Schematic）：網(wǎng)表一致性檢查 POST SIMULATION：后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等)，產(chǎn)生測(cè)試向量 軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交互式布局布線、自動(dòng)布局布線以及版圖檢查和驗(yàn)證21 版圖設(shè)計(jì)過程大多數(shù)基于單元庫(kù)實(shí)現(xiàn)（1）軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（floor planning) 工具 布局布線（place & route）工具 布圖規(guī)劃：在一定約束條件下對(duì)設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、

13、單元區(qū)位置、功能塊的面積形狀和相對(duì)位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元， 人工布局布線（由底向上： 小功能塊到大功能塊）22單元庫(kù)中基本單元單元庫(kù)中基本單元較小的功能塊較小的功能塊總體版圖總體版圖版圖檢查與驗(yàn)證版圖檢查與驗(yàn)證布局布線布局布線布局布線布局布線較大的功能塊較大的功能塊布局布線布局布線布圖規(guī)劃布圖規(guī)劃人工版圖設(shè)人工版圖設(shè)計(jì)典型過程計(jì)典型過程23 3. 版圖設(shè)計(jì)的準(zhǔn)備工作版圖設(shè)計(jì)的準(zhǔn)備工作 在進(jìn)行版圖設(shè)計(jì)以前，必須進(jìn)行充分的準(zhǔn)備工作。一般包括以下幾方面。 了解工藝現(xiàn)狀，確定工藝路線了解工藝現(xiàn)狀，確定工藝路線 確

14、定選用標(biāo)準(zhǔn)pn結(jié)隔離或?qū)νǜ綦x工藝或等平面隔離工藝。由此確定工藝路線及光刻掩膜版的塊數(shù)。 由制版和光刻工藝水平確定最小接觸孔的尺寸和光刻套刻精度。光刻工藝的分辨率，即能刻蝕圖形的最小寬度，受到掩膜分辨率、光刻膠分辨率、膠膜厚度、橫向腐蝕等多因素的限制。套刻精度與光刻機(jī)的精度和操作人員的熟練程度關(guān)系密切。 24 要了解采用的管殼和壓焊工藝。封裝形式可分為金屬圓筒塑(TO-5型)、扁平封裝型和雙列直插型(DIP)等多種，管芯壓點(diǎn)分布必須和管殼外引腳排列相吻合。當(dāng)采用熱壓焊時(shí)，壓焊點(diǎn)的面積只需70m70m，超聲壓焊需100m100m 125m25m，金絲球焊需125m 125m，金絲球焊牢固程度高，

15、金絲在靠近硅片壓點(diǎn)處是垂直的，可壓到芯片縱深處(但必須使用溫度SiO2純化層)，使用起來很靈活。25 解剖同類型的解剖同類型的IC的產(chǎn)品的產(chǎn)品 解剖同類型IC產(chǎn)品，可作為自己設(shè)計(jì)和生產(chǎn)的借鑒。解剖工作包括版圖分析和基本尺寸的測(cè)量，元件性能測(cè)試和工藝解剖和分析三個(gè)方面。通過版圖分析和基本尺寸的測(cè)量可獲得實(shí)際的線路圖和邏輯功能圖，可了解到版圖布局，還可取得各種元件尺寸的數(shù)據(jù)以了解其它單位或國(guó)外制版和光刻水平。但應(yīng)注意“侵權(quán)”問題。263. IC版圖的設(shè)計(jì)規(guī)則版圖的設(shè)計(jì)規(guī)則 IC設(shè)計(jì)與工藝制備之間的接口 制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差套準(zhǔn)偏差可能帶來的問

16、題，盡可能地提高電路制備的成品率。 什么是版圖設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。27 設(shè)計(jì)規(guī)則的表示方法（設(shè)計(jì)規(guī)則的表示方法（p.330） 以以 為單位也叫做為單位也叫做“規(guī)整格式規(guī)整格式” ：把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長(zhǎng)度的一半。 優(yōu)點(diǎn)

17、：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸 以微米為單位也叫做以微米為單位也叫做“自由格式自由格式” ：每個(gè)尺寸之間沒有必然的比例關(guān)系， 提高每一尺寸的合理度；簡(jiǎn)化度不高 。 目前一般雙極集成電路的研制和生產(chǎn)，通常采用這類設(shè)計(jì)規(guī)則。在這類規(guī)則中，每個(gè)被規(guī)定的尺寸之間，沒有必然的比例關(guān)系。這種方法的好處是各尺寸可相對(duì)獨(dú)立地選擇，可以把每個(gè)尺寸定得更合理，所以電路性能好，芯片尺寸小。缺點(diǎn)是對(duì)于一個(gè)設(shè)計(jì)級(jí)別，就要有一整套數(shù)字，而不能按比例放大、縮小。 28 1. 設(shè)計(jì)規(guī)則或規(guī)整格式設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則或規(guī)整格式設(shè)計(jì)規(guī)則 70年代末，Meed和Conway倡導(dǎo)以無(wú)量綱的“”為單位表示所有的幾何尺寸限制，把大多數(shù)尺寸（

18、覆蓋，出頭等等）約定為的倍數(shù)。通常 取柵長(zhǎng)度取柵長(zhǎng)度L的一的一半半，又稱等比例設(shè)計(jì)規(guī)則等比例設(shè)計(jì)規(guī)則。由于其規(guī)則簡(jiǎn)單，主要適合于芯片設(shè)計(jì)新手使用，或不要求芯片面積最小，電路特性最佳的應(yīng)用場(chǎng)合。在這類規(guī)則中，把絕大多數(shù)尺寸規(guī)定為某一特征尺寸“”的某個(gè)倍數(shù)。與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差。 優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸。29 寬度及間距：寬度及間距： 關(guān)于間距： diff：兩個(gè)擴(kuò)散區(qū)之間的間距不僅取決于工藝上幾何圖形的分辨率，還取決于所形成的器件的物理參數(shù)。如果兩個(gè)擴(kuò)散區(qū)靠得太近，在工作時(shí)可能會(huì)連通，產(chǎn)生不希望出現(xiàn)的電流。類 型 最 小

19、 寬 度 最 小 間 距D i f f 3 3 P o l y - s i 2 2A l 3 3d i ff - p o l y 30 poly-Si：取決于工藝上幾何圖形的分辨率。 Al:鋁生長(zhǎng)在最不平坦的二氧化硅上， 因此，鋁的寬度和間距都要大些，以免短路或斷鋁。 diff-poly：無(wú)關(guān)多晶硅與擴(kuò)散區(qū)不能相互重疊，否則將產(chǎn)生寄生電容或寄生晶體管。AlPolydiff3231 接觸孔接觸孔：孔的大?。?2diff、poly的包孔：1孔間距：1 Alpoly 說明：接觸孔的作說明：接觸孔的作用是將各種類型的半導(dǎo)體用是將各種類型的半導(dǎo)體與金屬引線進(jìn)行連接，這與金屬引線進(jìn)行連接，這些半導(dǎo)體材料包

20、括些半導(dǎo)體材料包括N型硅、型硅、P型硅、多晶硅等。型硅、多晶硅等。 由于工藝的限由于工藝的限制，制，一般不做細(xì)長(zhǎng)一般不做細(xì)長(zhǎng)的接觸孔，而是分的接觸孔，而是分成若干個(gè)小的接觸成若干個(gè)小的接觸孔來實(shí)現(xiàn)大面積的孔來實(shí)現(xiàn)大面積的接觸。接觸。32 晶體管規(guī)則晶體管規(guī)則：多晶硅與擴(kuò)散區(qū)最小間距：。柵出頭：2，否則會(huì)出現(xiàn)S、D短路的現(xiàn)象。擴(kuò)散區(qū)出頭：2，以保證S或D有一定的面積。diffpoly233 P阱規(guī)則：阱規(guī)則：A2A3A1A4A5P阱薄氧區(qū)說明：制作p阱的目的是在N型硅襯底上形成一塊P型襯底區(qū)域，在一個(gè)設(shè)計(jì)中根據(jù)需要可能設(shè)計(jì)若干個(gè)p阱區(qū)。 A1=4：最小P阱寬度A2=2/6：P阱間距， A2=2

21、當(dāng)兩個(gè)P阱同電位 A2=6 當(dāng)兩個(gè)P阱異電位時(shí)，A3=3：P阱邊沿與內(nèi)部薄氧化區(qū)（有源區(qū)）的間距A4=5：P阱邊沿與外部薄氧化區(qū)（有源區(qū)）的間距A5=8：P管薄氧化區(qū)與N管薄氧化區(qū)的間距34ViV oT2 W/L=3/1T1 W/L=1/1PolyDiffAlconP阱ViVssV oVdd35MOS集成電路的版圖設(shè)計(jì)規(guī)則集成電路的版圖設(shè)計(jì)規(guī)則基本的基本的 設(shè)計(jì)規(guī)則圖解設(shè)計(jì)規(guī)則圖解 36373839404142p.33343444546474849M2. 微米設(shè)計(jì)規(guī)則，又稱自由格式規(guī)則微米設(shè)計(jì)規(guī)則，又稱自由格式規(guī)則 80年代中期，為適應(yīng)VLSI MOS電路制造工藝，發(fā)

22、展了以微米為單位以微米為單位的絕對(duì)值表示的版圖規(guī)則。針對(duì)一些細(xì)節(jié)進(jìn)行具體設(shè)計(jì)，靈活性大，對(duì)電路性能的提高帶來很大方便。適用于有經(jīng)驗(yàn)的設(shè)計(jì)師以及力求挖掘工藝潛能的場(chǎng)合。目前一般的MOS IC研制和生產(chǎn)中，基本上采用這類規(guī)則。其中每個(gè)被規(guī)定的尺寸之間沒有必然的比例關(guān)系。顯然，在這種方法所規(guī)定的規(guī)則中，對(duì)于一個(gè)設(shè)計(jì)級(jí)別，就要有一整套數(shù)字，因而顯得煩瑣。但由于各尺寸可相對(duì)獨(dú)立地選擇，所以可把尺寸定得合理。 55圖圖1.1056575859606162636465666768 版圖設(shè)計(jì)總的原則是既要充分利用硅片面積，又要在工藝條件允許的限度內(nèi)盡可能提高成品率版圖面積(包括壓焊點(diǎn)在內(nèi))盡可能小而接近方形，

23、以減少每個(gè)電路實(shí)際占有面積；生產(chǎn)實(shí)踐表明，當(dāng)芯片面積降低10%，則每個(gè)大圓片上的管芯成品率可以提高1525%。下面討論版圖設(shè)計(jì)時(shí)所應(yīng)遵循的一般原則。69 隔離區(qū)的數(shù)目盡可能少隔離區(qū)的數(shù)目盡可能少 pn結(jié)隔離的隔離框面積約為管芯面積的三分之一，隔離區(qū)數(shù)目少，有利于減小芯片面積。集電極電位相同的晶體管，可以放在同一隔離區(qū)。二極管按晶體管原則處理。全部電阻可以放在同一隔離區(qū)內(nèi)，但隔離區(qū)不宜太大，否則會(huì)造成漏電大，耐壓低。為了走線方便，電阻也可以分別放在幾個(gè)隔離區(qū)內(nèi)。 各壓焊塊(地壓焊塊除外)都故在隔離區(qū)內(nèi)，以防止壓焊時(shí)壓穿SiO2，造成與襯底短路，管芯外圍也要進(jìn)行大面積隔離擴(kuò)散，以減少輸入端箝位二極

24、管的串聯(lián)電阻。 70隔離區(qū)的劃分隔離區(qū)的劃分71 注意防止各種寄生效應(yīng)注意防止各種寄生效應(yīng) 隔離槽要接電路最負(fù)電位，電阻島的外延層接最高電位。這是保證pn隔離效果的必要條件，使pn隔離區(qū)結(jié)始終處于反偏置狀態(tài)。輸入與輸出端應(yīng)盡可能遠(yuǎn)離，以防止發(fā)生不應(yīng)有的影響。電阻等發(fā)熱元件要故在芯片中央。使芯片溫度分布均勻。72 設(shè)計(jì)鋁條時(shí)，希望鋁條盡量短而寬。鋁條本身也要引入串連電阻，因此也需計(jì)算鋁條引入的串聯(lián)電阻對(duì)線路的影響。鋁條不能相交，在不可避免的交叉線時(shí)，可讓一條或幾條鋁條通過多發(fā)射極管的發(fā)射極區(qū)間距或發(fā)射區(qū)與基區(qū)間距，也可從電阻上穿過，但不應(yīng)跨過三次氧化層。 必須采用“磷橋”穿接時(shí)，要計(jì)算“磷橋”引

25、入的附加電阻對(duì)電路特性的影響。一般不允許“磷橋”加在地線上。但是在設(shè)計(jì)IC時(shí)應(yīng)盡可能避免使用擴(kuò)散條穿接方式，因?yàn)閿U(kuò)散條不僅帶來附加電阻和寄生電容，同時(shí)還占據(jù)一定面積。設(shè)計(jì)鋁條時(shí)的注意事項(xiàng)設(shè)計(jì)鋁條時(shí)的注意事項(xiàng)73 在LSI中，當(dāng)一層布線無(wú)法保證實(shí)現(xiàn)元件之間的必要聯(lián)接時(shí)，普遍使用多層布線，如圖所示。 鋁條壓焊點(diǎn)電極要有合理分布，應(yīng)符合引出腳排列。74 保證元件的對(duì)稱性保證元件的對(duì)稱性 參數(shù)要求相互一致的元件，應(yīng)放在鄰近的區(qū)域。幾何結(jié)構(gòu)盡可能對(duì)稱，不能只考慮走線方便而破壞對(duì)稱性。 接地孔盡可能開大些接地孔盡可能開大些 凡需接地的發(fā)射極、電阻等，不能只靠在隔離槽上開的接觸孔接地，要盡可能讓地線直接通過

26、該處。接地線盡可能地沿隔離槽走線。接電源的引線應(yīng)短而寬，接Vcc的電源孔應(yīng)盡可能開大些。集電極等擴(kuò)磷孔應(yīng)比其它接觸孔大。75 鋁條適當(dāng)蓋住接觸孔鋁條適當(dāng)蓋住接觸孔(一般每邊復(fù)蓋2m)，在位置空的地方可多復(fù)蓋一些，走線太緊時(shí)，也可只復(fù)蓋一邊。 為了減小版面同時(shí)又使走線方便、布局合理，各電阻的形狀可以靈活多樣電阻的形狀可以靈活多樣，小電阻可用隱埋電阻。各管電極位置可以平放或立放。 凡是可能，所設(shè)計(jì)的電路應(yīng)留有適當(dāng)有適當(dāng)?shù)倪^載能力的過載能力，并避免使用易損壞的元件。 壓焊塊壓焊塊的數(shù)目以及排列順序應(yīng)該與外殼引出腳排列相符合，電極分布應(yīng)均勻。76 確定光刻的基本尺寸。確定光刻的基本尺寸。根據(jù)工藝水平和

27、光刻精度定出圖形及各個(gè)擴(kuò)散間距的最小尺寸，其中最關(guān)鍵的是發(fā)射極接觸孔的尺寸和套刻間距。集成晶體管是由一系列相互套合的圖形所組成，其中最小的圖形是發(fā)射極接觸孔的寬度，所以往往選用設(shè)計(jì)規(guī)則中的最小圖形尺寸作為發(fā)射接觸孔。其它圖形都是在此基礎(chǔ)上考慮圖形間的最小間距面進(jìn)行逐步套合、放大。最小圖形尺寸受到掩膜對(duì)中容差，在擴(kuò)散過程中的橫向擴(kuò)散、耗盡層擴(kuò)展等多種因素的限制。77 如果最小圖形尺寸取得過小，則會(huì)使成品率下降。如取得過大，則會(huì)使芯片面積增大，使電路性能和成本都受到影響。所以選取最小圖形尺寸應(yīng)切實(shí)根據(jù)生產(chǎn)上具體光刻、制版設(shè)備的精度，操作人員的熟練程度以及具體工藝條件來確定。在一定的工藝水平下，版圖

28、上光刻基本尺寸放得越寬，則版圖面積越大，瞬態(tài)特性因寄生電容大而受到影響。如尺寸扣得越緊，則為光刻套刻帶來困難，光刻質(zhì)量越難保證。這兩種情況都會(huì)影響成品率。通常是在保證電路性能的前提下適當(dāng)放寬尺寸。78 對(duì)于雙極型集成電路，是以引線孔為基準(zhǔn)，尺寸規(guī)定如下(詳細(xì)見圖詳細(xì)見圖1.7.1)： 引線孔的最小尺寸為2 2 。 金屬條的最小寬度為2 ，擴(kuò)散區(qū)(包括基區(qū)、發(fā)射區(qū)和集電區(qū))的最小寬度為2 ， P+隔離框的最小寬度為2 擴(kuò)散區(qū)對(duì)引線孔各邊留有的富裕量大于或等于1 ，埋層對(duì)基區(qū)各邊應(yīng)留有的富裕量大于或等于1 。 除N+埋層與P+隔離槽間的最小間距應(yīng)為4 外，其余的最小間距均為2 。這是因?yàn)镻+的隔離

29、擴(kuò)散深度較深，故橫向擴(kuò)散也大，所以應(yīng)留有較大富裕量。7980（續(xù)續(xù)）81最小套刻間距 5最小隔離槽寬度 10元件與隔離槽最小間距 18埋層與隔離槽最小間距 18基區(qū)和集電極孔最小間距 5最小發(fā)射極孔 88最小基極孔寬 8最小集電極孔寬 8最小電阻條寬 10電阻條間最小間距 7最小電阻引線孔 88鋁條最小寬度(包括兩邊覆蓋2m) 10長(zhǎng)鋁條最小間距 10 短鋁條最小間距 5鍵合點(diǎn)最小面積 100100 兩鍵合點(diǎn)最小間距 70隔離槽外邊界與鍵合點(diǎn)之間的最小間距 150劃片間距 400（1976年）年）（1986年）年）82 集成電路版圖設(shè)計(jì)通常是由集成電路中晶體管版圖開始的，而該晶體管版圖通常是最

30、小面積晶體管的版圖。因此，掌握什么是最小面積晶體管，其版圖是如何確定的非常重要。另外，掌握集成電路制造中常用的各種晶體管版圖及其對(duì)應(yīng)的工藝剖面結(jié)構(gòu)也是十分重要的。最小面積晶體管-由圖形最小尺寸（圖形最小線寬和圖形最小間距）構(gòu)成的晶體管。83 如圖18.21（p.356）所示的最小面積晶體管，隔離框內(nèi)管芯面積為6064m2，如果槽寬為10m，則每個(gè)最小晶體管所需隔離槽面積為3800m2，每條隔離槽為兩相鄰隔離島共用，所以每個(gè)最小面積晶體管所需的隔離槽面積為1900 m2 ，大約為內(nèi)管芯面積的1/3l/4。圖圖18.2184 按標(biāo)準(zhǔn)pn結(jié)隔離工藝制作的縱向npn管的縱向結(jié)構(gòu)和雜質(zhì)分布如圖A所示。圖

31、中作為集電區(qū)的外延層摻雜濃度由晶體管的VCB0和VCE0所決定，外延層電阻率是決定晶體管集電結(jié)勢(shì)壘電容Cc、硼擴(kuò)電阻分布電容和隔離襯底結(jié)寄生電容Ccs的重要因素，對(duì)電路速度影響較大的Ccs部分地由襯底電阻率決定。埋層的薄層電阻和埋層擴(kuò)散深度直接影響到集電極串聯(lián)電阻rcs。由發(fā)射區(qū)擴(kuò)散和基區(qū)擴(kuò)散決定了電流放大系數(shù)和特征頻率。85圖圖A86 如同分立晶體管一樣，集成晶體管必須具有一定的耐壓，有良好的頻率特性，具有較低的噪聲系數(shù)，能承受一定的電流容量，具有低的rCS和VCES，這些參數(shù)的設(shè)計(jì)考慮與分立晶體管有一定的類似。但由于集成晶體管的集電極必須從上面引出，這就使rCS顯著增大。同時(shí)集成晶體管的集

32、電極被pn結(jié)包圍，又存在著寄生電容和寄生pnp效應(yīng)，所以在分析集成晶體管特性時(shí)，必須考慮這些特性。 （1）擊穿電壓 V(BR) V(BR)EBO69V，V(BR)CBO， V(BR)CEO V(BR)CSO V(BR)CBO，V(BR)CEO4CBOBRCEOBRVV87scbeTCSCSCCSmCnBeeTfrCCrVbDWCrf4 . 1212154 . 1212CSCSsrC21CBTCrff8max88 當(dāng)IE 達(dá)到IEmax(或相應(yīng)的ICmax 值)時(shí)，就會(huì)下降。晶體管在大電流下工作時(shí)，基極電流也較大?；鶚O電流在橫向基區(qū)擴(kuò)展電阻上產(chǎn)生一個(gè)較大的電壓降，其結(jié)果是：發(fā)射結(jié)不同部位上的正偏

33、壓值不相等。愈靠近中央部位，發(fā)射結(jié)正偏壓越小，甚至可能反向?？拷鶚O接觸的發(fā)射結(jié)部位，正偏壓較大。因此，發(fā)射極電流密度在中央部位小，電流基本上集中在發(fā)射結(jié)邊緣?；鶚O電流很大時(shí)，發(fā)射結(jié)的有效面積集中在結(jié)的邊緣。這種現(xiàn)象叫做發(fā)射極電流集邊效應(yīng)，或者叫基區(qū)自偏壓效應(yīng)。當(dāng)晶體管的工作頻率與fT，很接近，故基極電流很大，約等于發(fā)射極電流，此時(shí)電流集邊效應(yīng)最顯著，晶體管發(fā)射結(jié)的有效面積顯著減小。 89 為了盡量減小晶體管的發(fā)射結(jié)無(wú)效面積，提高晶體管的高頻性能，在設(shè)計(jì)高頻晶體管時(shí)，發(fā)射結(jié)周長(zhǎng)要盡可能大，面積要盡可能小，即兩者之比要盡可能大。IEmax(或相應(yīng)的ICmax 值)只和靠近基極條一邊的發(fā)射區(qū)周長(zhǎng)（

34、即“有效發(fā)射區(qū)周長(zhǎng)”）成正比，而與發(fā)射區(qū)面積無(wú)關(guān)，即IEmax=LE，其中為發(fā)射區(qū)單位有效周長(zhǎng)的最大工作電流。不同電路取值是不同的： npn邏輯 = 0.160.4mA/m npn線性 =0.040.16 mA/m 橫向pnp = 0.0010.008 mA/m 縱向pnp = 0.0050.015 mA/m90 2) 集成晶體管的常用圖形集成晶體管的常用圖形集成集成npn管電極配置管電極配置91參考參考 68頁(yè)圖頁(yè)圖4.3 多了一個(gè)電平位移二極管多了一個(gè)電平位移二極管參考參考 5頁(yè)圖頁(yè)圖1.10電極排序電極排序B、E、C電極排序電極排序E、B、C92EEBBCC93CBEEE94 集成二極管

35、、集成二極管、SBD和肖特基晶體管和肖特基晶體管 在IC中，集成二極管的結(jié)構(gòu)除單獨(dú)的BC結(jié)外，通常由晶體管的不同連接方式而構(gòu)成多種形式，并不增加IC工序，而且可以使二極管的特性多樣化，以滿足不同電路的需要。集成二極管可采用的幾種常見版圖結(jié)構(gòu)，即基極集電極短路二極管結(jié)構(gòu)、集電極發(fā)射極短路二極管結(jié)構(gòu)、基極發(fā)射極短路二極管結(jié)構(gòu)、集電極懸空二極管結(jié)構(gòu)、發(fā)射極懸空二極管結(jié)構(gòu)和單獨(dú)二極管結(jié)構(gòu) 1) 集成二極管集成二極管95 六種集成二極管的特性比較六種集成二極管的特性比較96 二極管接法的選擇由電路對(duì)正向壓降、動(dòng)態(tài)電阻、電容、存儲(chǔ)時(shí)間和擊穿電壓的不同要求來決定。其中，最常用的有兩種： BC結(jié)短接二極管結(jié)短

36、接二極管，因?yàn)闆]有寄生PNP效應(yīng)，且存儲(chǔ)時(shí)間最短，正向壓降低，故一般DTL邏輯的輸入端的門二極管都采用此接法。 單獨(dú)的單獨(dú)的BC結(jié)二極管結(jié)二極管，因?yàn)椴恍枰l(fā)射結(jié)，所以面積可作得很小，正向壓降也低，且擊穿電壓高。9798PtSi99100 (1)決定隔離區(qū)數(shù)目 此電路共有5個(gè)隔離區(qū)(壓焊塊除外)，如圖中虛線所示，如包括10個(gè)引出端壓焊塊，則共要15個(gè)隔離區(qū)。 (2)確定端頭的排列及引出端數(shù) 對(duì)所有的電路來說，輸入、輸出、電源、接地這些引出端是必須的，對(duì)該門電路 來說，這4部分的引出端數(shù)目共有8個(gè)(輸入端有5個(gè))。另外，它還有2個(gè)擴(kuò)展端。它們分別從Q2的發(fā)射極和集電極引出，所以共有l(wèi)0個(gè)引出端。

37、在設(shè)計(jì)版圖時(shí)應(yīng)考慮到壓焊點(diǎn)的排列，不應(yīng)使引出線相互跨越，以免造成短路。使用 時(shí)常連在一起的2個(gè)引出線要盡量排在一起。 P. 358圖圖18.22電路圖電路圖101 (3)確定元件尺寸 根據(jù)以前介紹過的方法，來決定晶體管所用的型式并估算它的尺寸。由電路分析知，此電路中Q2 ，Q5飽和(且Q5為輸出管)，要通過較大的電流，所以可采用馬蹄形結(jié)構(gòu)。Q4的瞬態(tài)電流很大，所以發(fā)射極有效長(zhǎng)度也要大些。Q3管不通過大電流，采用單基極條結(jié)構(gòu)就可以了。多發(fā)射極晶體管Q1及電阻的設(shè)計(jì)可參考前面介紹的知識(shí)來進(jìn)行。隔離島的最小尺寸，可按元件的形狀，加上隔離槽與元件的間距(一般可取外延層厚度的兩倍)來決定。在實(shí)際的版圖中

38、，考慮到布局、布線等因素，隔離島的實(shí)際尺寸稍大于上述的最小尺寸。102 (4)畫布局布線草圖 畫此草圖的目的是：大致安排一下各元件的位置。畫出內(nèi)連線的連接圖形，使?jié)M足設(shè)計(jì)原則中對(duì)Al線的要求(如連通、無(wú)交叉等)。 對(duì)此電路來說，考慮到電路引出端的排列，我們希望輸出管Q5安排在右下角，隔離槽的接點(diǎn)地放在右角，電源接點(diǎn)安排在左下角。這樣，多發(fā)射極晶體管Q1以及Q2分別安排在左上角及右上角就較為適宜了。 這一布局使壓焊點(diǎn)離管腳最近，不會(huì)發(fā)生熱壓引線交叉的現(xiàn)象。 布局、布線草圖如圖所示。由圖可見，內(nèi)引線中只有一條連線(R5接到Q5管基極)跨過電阻R4，其余連線都沒有跨過元件，這是符合設(shè)計(jì)原則的。必須注

39、意，電阻隔離島要接最高電位，即接電源電壓，隔離槽接地。P. 359 圖圖18.23103 (5)繪制IC版圖總圖 根據(jù)布局布線草圖，以一定的放大倍數(shù)把IC的平面布局布線圖畫在坐標(biāo)紙上，稱之為總圖。在描繪總圖時(shí)，除畫下各元件尺寸、隔離槽及內(nèi)外引線外，還要在管芯的周圍畫上壓焊塊作壓焊用。壓焊塊的尺寸根據(jù)壓焊方式和設(shè)備情況而定。要在壓焊塊下的N區(qū)制造隔離區(qū)或進(jìn)行P型基區(qū)擴(kuò)散。 實(shí)際版圖上還有制版、光刻或監(jiān)測(cè)工藝的符號(hào)及圖形(微電子測(cè)試圖形)，這里略去。104TTL五管五管單元單元5輸入輸入端與非門端與非門電路版圖電路版圖總圖總圖P. 360 圖圖18.2410567T4圖圖A12345T3T1T2R

40、4R1R2R3ViViDD1106圖中設(shè)有圖中設(shè)有畫出埋層擴(kuò)散版，集電畫出埋層擴(kuò)散版，集電極接觸磷穿透擴(kuò)散版和極接觸磷穿透擴(kuò)散版和壓焊點(diǎn)鈍化版。壓焊點(diǎn)鈍化版。基區(qū)擴(kuò)散版基區(qū)擴(kuò)散版發(fā)射區(qū)擴(kuò)散版發(fā)射區(qū)擴(kuò)散版接觸孔版接觸孔版金屬化版金屬化版圖圖B圖圖A107R1R2R3R4T1T2T3T4D11234567陪管陪管108R1R2R3R4T1BT2BT3BT4BD1陽(yáng)極陽(yáng)極陪管陪管B109D1陰極陰極陪管陪管C陪管陪管ET1CT1E1T1E2T2ET2CT3CT3ET4CT4E110套刻用圖形套刻用圖形陪管陪管C陪管陪管B陪管陪管ED1陰極陰極D1陽(yáng)極陽(yáng)極T1BT1CT1E1T1E1T4CT4ET4B

41、T3CT3ET3BT2CT2ET2B111套刻用圖形套刻用圖形陪管陪管112113圖圖19.2114 鋁柵工藝鋁柵工藝CMOS反相器版圖舉例反相器版圖舉例 圖A為鋁柵CMOS反相器版圖示意圖。可見，為了防止寄生溝道以及p管、n管的相互影響，采用了保護(hù)環(huán)或隔離環(huán)：對(duì)n溝器件用p+環(huán)包圍起來， p溝器件用n+環(huán)隔離開，p+、n+環(huán)都以反偏形式接到地和電源上，消除兩種溝道間漏電的可能。 115版圖分解：刻P阱刻P+區(qū)/環(huán)刻n+區(qū)/環(huán)刻?hào)拧㈩A(yù)刻接觸孔刻接觸孔刻Al 圖A 鋁柵CMOS反相器版圖示意圖 116B117C118D119 硅柵硅柵NMOS反相器版圖舉例反相器版圖舉例1、E/E NMOS反相器

42、反相器 刻有源區(qū) 刻多晶硅 刻接觸孔 反刻Al 圖E E/E NMOS反相器版圖示意圖120E/D NMOS 反相器 刻有源區(qū) 刻耗盡注入?yún)^(qū) 刻多晶硅 刻PMOS管S、 D 刻N(yùn)MOS管S、 D 刻接觸孔 反刻Al 圖F E/D NMOS 反相器版圖 121 硅柵硅柵CMOS與非門版圖舉例與非門版圖舉例 刻P阱刻p+環(huán)刻n+環(huán)刻有源區(qū)刻多晶硅刻PMOS管S、D刻N(yùn)MOS管S、D刻接觸孔反刻Al 圖G 硅柵CMOS與非門版圖 122123N阱阱N阱阱N阱阱QQPoly-SAl圖例：圖例：實(shí)線：擴(kuò)散區(qū)，實(shí)線：擴(kuò)散區(qū)，虛線：鋁，虛線：鋁，陰影線：多晶硅、陰影線：多晶硅、黑方塊：引線孔黑方塊：引線孔引

43、線孔引線孔擴(kuò)散區(qū)擴(kuò)散區(qū)MR,PMR,N124 CMOS IC 版圖設(shè)計(jì)技巧版圖設(shè)計(jì)技巧 1、布局要合理、布局要合理 （1）引出端分布是否便于使用或與其他相關(guān)電路兼）引出端分布是否便于使用或與其他相關(guān)電路兼容，是否符合管殼引出線排列要求。容，是否符合管殼引出線排列要求。（2）特殊要求的單元是否安排合理，如）特殊要求的單元是否安排合理，如p阱與阱與p管漏管漏源源p+區(qū)離遠(yuǎn)一些，使區(qū)離遠(yuǎn)一些，使 pnp ，抑制，抑制Latch-up，尤其是輸，尤其是輸出級(jí)更應(yīng)注意。出級(jí)更應(yīng)注意。（3）布局是否緊湊，以節(jié)約芯片面積，一般盡可能）布局是否緊湊，以節(jié)約芯片面積，一般盡可能將各單元設(shè)計(jì)成方形。將各單元設(shè)計(jì)成

44、方形。（4）考慮到熱場(chǎng)對(duì)器件工作的影響，應(yīng)注意電路溫）考慮到熱場(chǎng)對(duì)器件工作的影響，應(yīng)注意電路溫度分布是否合理。度分布是否合理。 125 2、單元配置恰當(dāng)、單元配置恰當(dāng) （1）芯片面積降低）芯片面積降低10%，管芯成品率，管芯成品率/圓圓片片 可提高可提高15 20%。 （2）多用并聯(lián)形式，如或非門，少用串）多用并聯(lián)形式，如或非門，少用串聯(lián)形式，如與非門。聯(lián)形式，如與非門。 （3）大跨導(dǎo)管采用梳狀或馬蹄形，小跨）大跨導(dǎo)管采用梳狀或馬蹄形，小跨導(dǎo)管采用條狀圖形，使圖形排列盡可能規(guī)導(dǎo)管采用條狀圖形，使圖形排列盡可能規(guī)整。整。126 3、布線合理、布線合理 布線面積往往為其電路元器件總面積的幾倍，在多

45、層布線中尤為突出。擴(kuò)散條/多晶硅互連多為垂直方向，金屬連線為水平方向，電源地線采用金屬線，與其他金屬線平行。長(zhǎng)連線選用金屬。 多晶硅穿過Al線下面時(shí)，長(zhǎng)度盡可能短，以降低寄生電容。 注意VDD、VSS布線，連線要有適當(dāng)?shù)膶挾取?容易引起“串?dāng)_”的布線（主要為傳送不同信號(hào)的連線），一定要遠(yuǎn)離，不可靠攏平行排列。 127 4、CMOS電路版圖設(shè)計(jì)對(duì)布線和接觸孔電路版圖設(shè)計(jì)對(duì)布線和接觸孔的特殊要求的特殊要求 （1）為抑制Latch up，要特別注意合理布置電源接觸孔和VDD引線，減小橫向電流密度和橫向電阻RS、RW。 采用接襯底的環(huán)行VDD布線。 增多VDD、VSS接觸孔，加大接觸面積，增加連線牢固性。 對(duì)每一個(gè)VDD孔，在相鄰阱中配以對(duì)應(yīng)的VSS接觸孔，以增加并行電流通路。 盡量使VDD、VSS接觸孔的長(zhǎng)邊相互平行。 接VDD的孔盡可能離阱近一些。 接VSS的孔盡可能安排在阱的所有邊上（P阱）。 128（2）盡量不要使多晶硅位于）盡量不要使多晶硅位于p+區(qū)域上區(qū)域上多晶硅大多用n+摻雜，以獲得較低的電阻率。若多晶硅位于p+區(qū)域，在進(jìn)行p+摻雜時(shí)多晶硅已存在，同時(shí)對(duì)其也進(jìn)行了摻雜導(dǎo)致雜質(zhì)補(bǔ)償，使多晶硅。（3）金屬間距應(yīng)留得較大一些（）金屬間距應(yīng)留得較大一些（3