第九章 集成電路設(shè)計(jì)技術(shù)與工具

1、集成電路設(shè)計(jì)技術(shù)與工具集成電路設(shè)計(jì)技術(shù)與工具 第九章第九章 集成電路模塊級(jí)設(shè)計(jì)集成電路模塊級(jí)設(shè)計(jì)內(nèi)容提要內(nèi)容提要v9.1 引言引言v9.2 數(shù)字邏輯電路模塊級(jí)設(shè)計(jì)數(shù)字邏輯電路模塊級(jí)設(shè)計(jì)v9.3 模擬電路模塊級(jí)設(shè)計(jì)模擬電路模塊級(jí)設(shè)計(jì)v9.4 IP設(shè)計(jì)簡(jiǎn)介設(shè)計(jì)簡(jiǎn)介v9.5 本章小結(jié)本章小結(jié)9.1 引引 言言 隨著集成電路規(guī)模和設(shè)計(jì)復(fù)雜度的不斷提高，采用隨著集成電路規(guī)模和設(shè)計(jì)復(fù)雜度的不斷提高，采用人工或半自動(dòng)設(shè)計(jì)方法必然存在著設(shè)計(jì)效率低、設(shè)計(jì)人工或半自動(dòng)設(shè)計(jì)方法必然存在著設(shè)計(jì)效率低、設(shè)計(jì)周期長(zhǎng)的問(wèn)題。并且隨著集成電路規(guī)模的不斷擴(kuò)大，周期長(zhǎng)的問(wèn)題。并且隨著集成電路規(guī)模的不斷擴(kuò)大，基于晶體管級(jí)的電路仿真

2、變得越來(lái)越困難，尤其是對(duì)基于晶體管級(jí)的電路仿真變得越來(lái)越困難，尤其是對(duì)于模擬集成電路而言，不僅電路的仿真過(guò)程變長(zhǎng)而且于模擬集成電路而言，不僅電路的仿真過(guò)程變長(zhǎng)而且仿真的收斂性也變差。為了提高設(shè)計(jì)效率、縮短設(shè)計(jì)仿真的收斂性也變差。為了提高設(shè)計(jì)效率、縮短設(shè)計(jì)周期，可以首先將復(fù)雜的電路劃分為若干模塊，各個(gè)周期，可以首先將復(fù)雜的電路劃分為若干模塊，各個(gè)設(shè)計(jì)小組按照統(tǒng)一的標(biāo)準(zhǔn)并行設(shè)計(jì)各自的模塊，然后設(shè)計(jì)小組按照統(tǒng)一的標(biāo)準(zhǔn)并行設(shè)計(jì)各自的模塊，然后分別完成各個(gè)模塊的晶體管級(jí)電路仿真和版圖驗(yàn)證，分別完成各個(gè)模塊的晶體管級(jí)電路仿真和版圖驗(yàn)證，最后在此基礎(chǔ)上完成整個(gè)系統(tǒng)的集成。最后在此基礎(chǔ)上完成整個(gè)系統(tǒng)的集成。

3、9.1 引引 言言這種將復(fù)雜的集成電路分為多個(gè)較小的模塊來(lái)處理的這種將復(fù)雜的集成電路分為多個(gè)較小的模塊來(lái)處理的方法是集成電路模塊級(jí)設(shè)計(jì)方法的空間含義。其優(yōu)點(diǎn)方法是集成電路模塊級(jí)設(shè)計(jì)方法的空間含義。其優(yōu)點(diǎn)是：由多個(gè)設(shè)計(jì)小組協(xié)同完成一個(gè)復(fù)雜的設(shè)計(jì)，發(fā)揮是：由多個(gè)設(shè)計(jì)小組協(xié)同完成一個(gè)復(fù)雜的設(shè)計(jì)，發(fā)揮了群體的作用，為實(shí)現(xiàn)更為優(yōu)化的電路設(shè)計(jì)提供了條了群體的作用，為實(shí)現(xiàn)更為優(yōu)化的電路設(shè)計(jì)提供了條件。集成電路模塊級(jí)設(shè)計(jì)方法還有時(shí)間的含義。這就件。集成電路模塊級(jí)設(shè)計(jì)方法還有時(shí)間的含義。這就是把一些基本的、常用的電路模塊預(yù)先按一定的規(guī)則是把一些基本的、常用的電路模塊預(yù)先按一定的規(guī)則設(shè)計(jì)出來(lái)并經(jīng)過(guò)工藝驗(yàn)證，供本人

4、、本設(shè)計(jì)團(tuán)隊(duì)或其設(shè)計(jì)出來(lái)并經(jīng)過(guò)工藝驗(yàn)證，供本人、本設(shè)計(jì)團(tuán)隊(duì)或其他設(shè)計(jì)團(tuán)隊(duì)在需要時(shí)調(diào)用。其優(yōu)點(diǎn)是：知識(shí)重用、成他設(shè)計(jì)團(tuán)隊(duì)在需要時(shí)調(diào)用。其優(yōu)點(diǎn)是：知識(shí)重用、成果共享、節(jié)省人力、節(jié)省時(shí)間和減少風(fēng)險(xiǎn)。縱上所述，果共享、節(jié)省人力、節(jié)省時(shí)間和減少風(fēng)險(xiǎn)?？v上所述，集成電路的模塊應(yīng)該具有這樣的特征：功能相對(duì)獨(dú)立、集成電路的模塊應(yīng)該具有這樣的特征：功能相對(duì)獨(dú)立、能夠完成一種基本功能、具有可重用性。能夠完成一種基本功能、具有可重用性。 9.1 引引 言言 集成電路的模塊也基本上可以分為數(shù)字電路和模擬電集成電路的模塊也基本上可以分為數(shù)字電路和模擬電路兩大類。由于模擬信號(hào)和數(shù)字信號(hào)的分析處理方法不同，路兩大類。由于模

5、擬信號(hào)和數(shù)字信號(hào)的分析處理方法不同，相應(yīng)地，它們?cè)诰w管級(jí)的設(shè)計(jì)分析方法也有所不同。在相應(yīng)地，它們?cè)诰w管級(jí)的設(shè)計(jì)分析方法也有所不同。在模塊級(jí)，模擬和數(shù)字集成電路設(shè)計(jì)分析方法的差別更大。模塊級(jí)，模擬和數(shù)字集成電路設(shè)計(jì)分析方法的差別更大。模擬集成電路的模塊級(jí)設(shè)計(jì)技術(shù)目前還不夠成熟，而數(shù)字模擬集成電路的模塊級(jí)設(shè)計(jì)技術(shù)目前還不夠成熟，而數(shù)字集成電路由于可以方便地抽象出邏輯門、加法器、寄存器、集成電路由于可以方便地抽象出邏輯門、加法器、寄存器、算術(shù)單元等不同類型的邏輯單元，這種抽象極大地促進(jìn)了算術(shù)單元等不同類型的邏輯單元，這種抽象極大地促進(jìn)了數(shù)字電路的自動(dòng)化設(shè)計(jì)進(jìn)程，其模塊級(jí)和更高一層次的系數(shù)字電路的

6、自動(dòng)化設(shè)計(jì)進(jìn)程，其模塊級(jí)和更高一層次的系統(tǒng)級(jí)設(shè)計(jì)技術(shù)已經(jīng)相當(dāng)成熟。統(tǒng)級(jí)設(shè)計(jì)技術(shù)已經(jīng)相當(dāng)成熟。 9.2 數(shù)字邏輯電路模塊級(jí)設(shè)計(jì)數(shù)字邏輯電路模塊級(jí)設(shè)計(jì)9.2.1、模塊級(jí)宏模型、模塊級(jí)宏模型v 設(shè)計(jì)好的晶體管級(jí)數(shù)字電路可以首先被簡(jiǎn)單設(shè)計(jì)好的晶體管級(jí)數(shù)字電路可以首先被簡(jiǎn)單抽象為：對(duì)所有的輸入執(zhí)行邏輯運(yùn)算來(lái)產(chǎn)生一抽象為：對(duì)所有的輸入執(zhí)行邏輯運(yùn)算來(lái)產(chǎn)生一個(gè)或多個(gè)輸出。例如：個(gè)或多個(gè)輸出。例如：ioVV 二輸入與非門二輸入與非門 晶體管級(jí)晶體管級(jí)CMOS反相器反相器BAININOUT二輸入或非門二輸入或非門 BAININOUT傳輸門傳輸門 CINOUTv晶體管級(jí)的數(shù)字邏輯電路輸入輸出電平的變晶體管級(jí)的數(shù)字邏

7、輯電路輸入輸出電平的變化可以被抽象為高一級(jí)別的布爾代數(shù)描述，表化可以被抽象為高一級(jí)別的布爾代數(shù)描述，表現(xiàn)為功能相對(duì)獨(dú)立并且具有一定功能的模塊?，F(xiàn)為功能相對(duì)獨(dú)立并且具有一定功能的模塊。這些模塊不再涉及具體的晶體管連接，也不再這些模塊不再涉及具體的晶體管連接，也不再關(guān)心電路結(jié)構(gòu)，只是對(duì)電路邏輯行為的抽象，關(guān)心電路結(jié)構(gòu)，只是對(duì)電路邏輯行為的抽象，這就是數(shù)字邏輯電路的模塊級(jí)宏模型。用邏輯這就是數(shù)字邏輯電路的模塊級(jí)宏模型。用邏輯函數(shù)來(lái)描述的宏模型屬于行為級(jí)宏模型。函數(shù)來(lái)描述的宏模型屬于行為級(jí)宏模型。 v不論數(shù)字電路各模塊的規(guī)模大小如何，其模不論數(shù)字電路各模塊的規(guī)模大小如何，其模塊劃分的基本原則是：各功能

8、模塊之間的連線塊劃分的基本原則是：各功能模塊之間的連線盡可能少、接口清晰、規(guī)模合理、便于獨(dú)立加盡可能少、接口清晰、規(guī)模合理、便于獨(dú)立加以性能描述和應(yīng)用。以性能描述和應(yīng)用。 9.2.2、宏模型的電氣特性、宏模型的電氣特性 v模塊的一階特性描述模塊的一階特性描述只考慮模塊最基本的功能，不反映模塊的電氣特性和只考慮模塊最基本的功能，不反映模塊的電氣特性和其他物理特性，例如，對(duì)非門電路來(lái)說(shuō)，并沒(méi)有考慮其他物理特性，例如，對(duì)非門電路來(lái)說(shuō)，并沒(méi)有考慮其上升時(shí)間、下降時(shí)間、延遲時(shí)間、電源電壓、邏輯其上升時(shí)間、下降時(shí)間、延遲時(shí)間、電源電壓、邏輯電平、功耗和面積等性能。電平、功耗和面積等性能。v模塊的二階特性描

9、述模塊的二階特性描述包含電氣特性的模型。在完成邏輯功能抽象的同時(shí)，包含電氣特性的模型。在完成邏輯功能抽象的同時(shí)，還給出電路的驅(qū)動(dòng)能力、漏電流功耗、面積、一定負(fù)還給出電路的驅(qū)動(dòng)能力、漏電流功耗、面積、一定負(fù)載時(shí)的上升載時(shí)的上升/下降時(shí)間等信息。這就需要采用下降時(shí)間等信息。這就需要采用VHDL或或Verilog兩種數(shù)字電路硬件描述語(yǔ)言來(lái)描述這些電特性。兩種數(shù)字電路硬件描述語(yǔ)言來(lái)描述這些電特性。9.2.3、版圖布局與布線、版圖布局與布線v大規(guī)模的數(shù)字集成電路一般可以采用基于標(biāo)準(zhǔn)單元大規(guī)模的數(shù)字集成電路一般可以采用基于標(biāo)準(zhǔn)單元庫(kù)的自動(dòng)布局布線來(lái)完成版圖設(shè)計(jì)。庫(kù)的自動(dòng)布局布線來(lái)完成版圖設(shè)計(jì)。v中小規(guī)?；?/p>

10、速度和面積需要特別優(yōu)化的數(shù)字電路，中小規(guī)模或速度和面積需要特別優(yōu)化的數(shù)字電路，可以或必須采用手工的版圖設(shè)計(jì)方法完成模塊級(jí)版圖可以或必須采用手工的版圖設(shè)計(jì)方法完成模塊級(jí)版圖設(shè)計(jì)。設(shè)計(jì)。v采用層次化的版圖設(shè)計(jì)方法，調(diào)用各設(shè)計(jì)好的門電采用層次化的版圖設(shè)計(jì)方法，調(diào)用各設(shè)計(jì)好的門電路版圖，然后進(jìn)行布局和布線路版圖，然后進(jìn)行布局和布線 。v注重版圖的規(guī)整性注重版圖的規(guī)整性 。版圖中的各單元應(yīng)該盡可能地。版圖中的各單元應(yīng)該盡可能地排列規(guī)整排列規(guī)整9.2.3、版圖布局與布線、版圖布局與布線輸入總線輸入鎖存器全加器單元輸出鎖存器輸出總線時(shí)鐘一個(gè)加法器的布局規(guī)劃一個(gè)加法器的布局規(guī)劃 v布局時(shí)還要考慮的一點(diǎn)就是為布

11、線預(yù)留空間。布局時(shí)還要考慮的一點(diǎn)就是為布線預(yù)留空間。通常的設(shè)計(jì)是，將前后互聯(lián)的模塊排成一行，通常的設(shè)計(jì)是，將前后互聯(lián)的模塊排成一行，行之間預(yù)留布線通道。這樣，不相鄰模塊之行之間預(yù)留布線通道。這樣，不相鄰模塊之間以及不同行中的模塊之間通過(guò)預(yù)留布線通間以及不同行中的模塊之間通過(guò)預(yù)留布線通道實(shí)現(xiàn)互聯(lián)。行之中相鄰兩模塊之間的電源道實(shí)現(xiàn)互聯(lián)。行之中相鄰兩模塊之間的電源和地線直接對(duì)接，信號(hào)線也盡可能直接對(duì)接。和地線直接對(duì)接，信號(hào)線也盡可能直接對(duì)接。如果待互聯(lián)的兩信號(hào)端點(diǎn)不在同一水平線上，如果待互聯(lián)的兩信號(hào)端點(diǎn)不在同一水平線上，兩端點(diǎn)間的連接優(yōu)選直線而不用直角折線。兩端點(diǎn)間的連接優(yōu)選直線而不用直角折線。其原

12、則就是盡可能縮短高速信號(hào)互聯(lián)線的長(zhǎng)其原則就是盡可能縮短高速信號(hào)互聯(lián)線的長(zhǎng)度。度。9.3 模擬電路模塊級(jí)設(shè)計(jì)模擬電路模塊級(jí)設(shè)計(jì)基本的數(shù)字邏輯電路可以通過(guò)布爾代數(shù)來(lái)描述基本的數(shù)字邏輯電路可以通過(guò)布爾代數(shù)來(lái)描述輸入輸出間的關(guān)系，但模擬電路就無(wú)法找到這輸入輸出間的關(guān)系，但模擬電路就無(wú)法找到這樣一種統(tǒng)一的描述方法，因此，其電路功能的樣一種統(tǒng)一的描述方法，因此，其電路功能的抽象描述相對(duì)數(shù)字集成電路而言要困難得多。抽象描述相對(duì)數(shù)字集成電路而言要困難得多。對(duì)于不同類型的模擬電路，通常處理的方法也對(duì)于不同類型的模擬電路，通常處理的方法也不一樣。下面從模擬電路的線性特征和非線性不一樣。下面從模擬電路的線性特征和非

13、線性特征兩個(gè)方面來(lái)討論如何將設(shè)計(jì)好的晶體管級(jí)特征兩個(gè)方面來(lái)討論如何將設(shè)計(jì)好的晶體管級(jí)模擬電路抽象成高一級(jí)別的宏模型。模擬電路抽象成高一級(jí)別的宏模型。9.3.1、線性電路宏模型線性電路宏模型v線性模擬電路，如小信號(hào)放大器、運(yùn)算放大器等，線性模擬電路，如小信號(hào)放大器、運(yùn)算放大器等，可以通過(guò)構(gòu)造二端口或多端口等效網(wǎng)絡(luò)的方法實(shí)現(xiàn)從可以通過(guò)構(gòu)造二端口或多端口等效網(wǎng)絡(luò)的方法實(shí)現(xiàn)從晶體管級(jí)到模塊級(jí)的抽象。這種端口等效網(wǎng)絡(luò)可以借晶體管級(jí)到模塊級(jí)的抽象。這種端口等效網(wǎng)絡(luò)可以借助于助于SPICE程序中的四種受控源來(lái)加以描述。程序中的四種受控源來(lái)加以描述。v雖然電路的描述方法還是基于雖然電路的描述方法還是基于SPI

14、CE的，但它關(guān)心的，但它關(guān)心的不再是網(wǎng)絡(luò)內(nèi)部晶體管級(jí)的電路拓?fù)?、器件參?shù)等的不再是網(wǎng)絡(luò)內(nèi)部晶體管級(jí)的電路拓?fù)?、器件參?shù)等具體細(xì)節(jié)，而是采用諸如具體細(xì)節(jié)，而是采用諸如Y參數(shù)和參數(shù)和Z參數(shù)等端口網(wǎng)絡(luò)參參數(shù)等端口網(wǎng)絡(luò)參數(shù)從宏觀角度來(lái)描述電路的功能，所得到的宏模型屬數(shù)從宏觀角度來(lái)描述電路的功能，所得到的宏模型屬于構(gòu)造法宏模型。于構(gòu)造法宏模型。 一、一、線性電路宏模型線性電路宏模型與數(shù)字電路宏模型類似，模擬電路的宏模型描與數(shù)字電路宏模型類似，模擬電路的宏模型描述也有一階模型和二階模型之分。述也有一階模型和二階模型之分。v 一階模型一階模型反映模塊重要功能的性能參數(shù)。反映模塊重要功能的性能參數(shù)。v 二階模

15、型二階模型 在某些情況下可以忽略的性能參數(shù)。在某些情況下可以忽略的性能參數(shù)。+-+-ZoZi+-+VinVoutVosIos2+-ViAvVi-根據(jù)一階模型，無(wú)法得到其共模抑制比、帶寬、建立時(shí)間根據(jù)一階模型，無(wú)法得到其共模抑制比、帶寬、建立時(shí)間等重要特性。因此包括等重要特性。因此包括CMRR、電源抑制比（、電源抑制比（PSRR）、）、高階零極點(diǎn)傳遞函數(shù)、壓擺率、噪聲源、輸出電壓范圍、高階零極點(diǎn)傳遞函數(shù)、壓擺率、噪聲源、輸出電壓范圍、功耗等參數(shù)的模型可認(rèn)為是運(yùn)算放大器的二階模型。功耗等參數(shù)的模型可認(rèn)為是運(yùn)算放大器的二階模型。 運(yùn)算放大器一階模型示例運(yùn)算放大器一階模型示例 9.3.2、非線性電路宏

16、模型非線性電路宏模型 非非線性模擬電路包括非線性功率放大器線性模擬電路包括非線性功率放大器PA、壓、壓控振蕩器控振蕩器VCO和混頻器和混頻器等。以等。以VCO為例，當(dāng)完為例，當(dāng)完成晶體管級(jí)的設(shè)計(jì)后，無(wú)成晶體管級(jí)的設(shè)計(jì)后，無(wú)論是環(huán)形論是環(huán)形VCO還是還是LC VCO，理想情況下，理想情況下，VCO輸出的信號(hào)頻率輸出的信號(hào)頻率是控制電壓是控制電壓Vcont的線性函數(shù)：的線性函數(shù)：contVCOFRoutVK FR為為VCO的的“自由振蕩自由振蕩”頻率，單位為頻率，單位為rad；KVCO為為VCO的的“增益增益”，單位為單位為rad/(s V) 在鎖相環(huán)路中，壓控振蕩器輸出對(duì)環(huán)路起作用的在鎖相環(huán)路中

17、，壓控振蕩器輸出對(duì)環(huán)路起作用的不是瞬時(shí)角頻率而是它的瞬時(shí)相位，而相位是頻不是瞬時(shí)角頻率而是它的瞬時(shí)相位，而相位是頻率對(duì)時(shí)間的積分。率對(duì)時(shí)間的積分。 contVCOFRoutVK tdttVKtdtt0t0contVCOFRout dttVKtcontt0VCO壓控振蕩器在鎖相環(huán)路中起了一次積分作用，被壓控振蕩器在鎖相環(huán)路中起了一次積分作用，被稱為鎖相環(huán)路中的固有積分環(huán)節(jié)。稱為鎖相環(huán)路中的固有積分環(huán)節(jié)。 當(dāng)不考慮當(dāng)不考慮VCO的相位噪聲等二階特性時(shí)，其一的相位噪聲等二階特性時(shí)，其一階模型為：階模型為：這個(gè)例子說(shuō)明，非線性模擬電路雖然不能夠像線這個(gè)例子說(shuō)明，非線性模擬電路雖然不能夠像線性模擬電路那

18、樣，通過(guò)線性元件構(gòu)造等效電路的性模擬電路那樣，通過(guò)線性元件構(gòu)造等效電路的方法實(shí)現(xiàn)從晶體管級(jí)到模塊級(jí)的抽象，但可以使方法實(shí)現(xiàn)從晶體管級(jí)到模塊級(jí)的抽象，但可以使用數(shù)學(xué)函數(shù)對(duì)其行為進(jìn)行抽象，所獲得的宏模型用數(shù)學(xué)函數(shù)對(duì)其行為進(jìn)行抽象，所獲得的宏模型屬于行為級(jí)宏模型。屬于行為級(jí)宏模型。 9.3.3、版圖布局與布線、版圖布局與布線 v一個(gè)好的模擬集成電路版圖可以將串?dāng)_、失配、一個(gè)好的模擬集成電路版圖可以將串?dāng)_、失配、噪聲等效應(yīng)減至最小。噪聲等效應(yīng)減至最小。v無(wú)論模塊級(jí)還是晶體管級(jí)的版圖設(shè)計(jì)對(duì)實(shí)現(xiàn)系無(wú)論模塊級(jí)還是晶體管級(jí)的版圖設(shè)計(jì)對(duì)實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求都是至關(guān)重要的。統(tǒng)的設(shè)計(jì)要求都是至關(guān)重要的。v晶體管級(jí)的版

19、圖設(shè)計(jì)主要側(cè)重于器件的版圖設(shè)晶體管級(jí)的版圖設(shè)計(jì)主要側(cè)重于器件的版圖設(shè)計(jì)和布局布線，計(jì)和布局布線，v模塊級(jí)的版圖設(shè)計(jì)主要側(cè)重于各模塊的布局以模塊級(jí)的版圖設(shè)計(jì)主要側(cè)重于各模塊的布局以及模塊間的連線。及模塊間的連線。v模塊級(jí)的模擬電路版圖設(shè)計(jì)首先要了解各模模塊級(jí)的模擬電路版圖設(shè)計(jì)首先要了解各模塊的特點(diǎn)，是大信號(hào)還是小信號(hào)、高呀大功塊的特點(diǎn)，是大信號(hào)還是小信號(hào)、高呀大功率還是低壓小功率以及大電流路徑還是小電率還是低壓小功率以及大電流路徑還是小電流路徑等關(guān)鍵問(wèn)題。然后再進(jìn)行合理的布局流路徑等關(guān)鍵問(wèn)題。然后再進(jìn)行合理的布局分割，對(duì)敏感的模塊通過(guò)加保護(hù)環(huán)、分割，對(duì)敏感的模塊通過(guò)加保護(hù)環(huán)、PN結(jié)隔結(jié)隔離等措施

20、加以保護(hù)。離等措施加以保護(hù)。v在數(shù)?；旌闲盘?hào)電路的版圖布局中，通常將在數(shù)?；旌闲盘?hào)電路的版圖布局中，通常將比較器、輸出緩沖放大器等大擺幅模擬電路比較器、輸出緩沖放大器等大擺幅模擬電路布置在模擬和數(shù)字電路之間。布置在模擬和數(shù)字電路之間。v數(shù)字電路應(yīng)該根據(jù)速度和功能進(jìn)行劃分。數(shù)數(shù)字電路應(yīng)該根據(jù)速度和功能進(jìn)行劃分。數(shù)字輸出緩沖器通常要高速驅(qū)動(dòng)電容負(fù)載，應(yīng)字輸出緩沖器通常要高速驅(qū)動(dòng)電容負(fù)載，應(yīng)遠(yuǎn)離敏感模擬節(jié)點(diǎn)。低速和高速數(shù)字電路應(yīng)遠(yuǎn)離敏感模擬節(jié)點(diǎn)。低速和高速數(shù)字電路應(yīng)依次布置在不敏感模擬電路和數(shù)字輸出緩沖依次布置在不敏感模擬電路和數(shù)字輸出緩沖器之間器之間敏感的模擬電路中擺幅的模擬電路大擺幅的模擬電路低

21、速數(shù)字電路高速數(shù)字電路數(shù)字輸出緩沖器數(shù)模混合數(shù)模混合IC版圖布局示例版圖布局示例 圖中敏感模擬電路盡可能遠(yuǎn)離了數(shù)字輸出緩沖器，而最不敏感的模擬電路臨近與干擾最小的數(shù)字電路v當(dāng)模擬電路和數(shù)字電路設(shè)計(jì)在同一襯底上時(shí)，當(dāng)模擬電路和數(shù)字電路設(shè)計(jì)在同一襯底上時(shí)，還需要考慮電源線和地線的布線。還需要考慮電源線和地線的布線。v通常，數(shù)字和模擬電路采用各自獨(dú)立的電源通常，數(shù)字和模擬電路采用各自獨(dú)立的電源和地線管腳可以達(dá)到最好的抗干擾效果，減小和地線管腳可以達(dá)到最好的抗干擾效果，減小耦合噪聲。耦合噪聲。 模擬電路數(shù)字電路焊盤管腳管腳焊盤焊盤管腳焊盤管腳數(shù)?；旌蠑?shù)?；旌螴C的電源和地布線的電源和地布線 v上圖中，

22、通過(guò)使用單獨(dú)的壓焊點(diǎn)和管腳，使上圖中，通過(guò)使用單獨(dú)的壓焊點(diǎn)和管腳，使模擬和數(shù)字電路完全分離。模擬和數(shù)字電路完全分離。v在這種方法依賴于是否有額外可用的管腳和在這種方法依賴于是否有額外可用的管腳和焊盤，這些分離的電源和地在外部應(yīng)該連接焊盤，這些分離的電源和地在外部應(yīng)該連接在一起在一起v同一襯底上的模擬電路和數(shù)字電路各自使用同一襯底上的模擬電路和數(shù)字電路各自使用一個(gè)獨(dú)立的外部電源是不合理的，因?yàn)檫@兩一個(gè)獨(dú)立的外部電源是不合理的，因?yàn)檫@兩種電路在上電時(shí)不可能做到完全同步，這樣種電路在上電時(shí)不可能做到完全同步，這樣容易引發(fā)閂鎖效應(yīng)容易引發(fā)閂鎖效應(yīng)9.4 IP設(shè)計(jì)簡(jiǎn)介設(shè)計(jì)簡(jiǎn)介 IP（Intellectu

23、al Property）的）的含義是含義是“知知識(shí)產(chǎn)權(quán)識(shí)產(chǎn)權(quán)”，是目前集成電路設(shè)計(jì)中的一種新概，是目前集成電路設(shè)計(jì)中的一種新概念。通常講的念。通常講的IP核（核（IP Core）是指已經(jīng)設(shè)計(jì)優(yōu)）是指已經(jīng)設(shè)計(jì)優(yōu)化好、經(jīng)過(guò)驗(yàn)證、功能復(fù)雜、可以嵌入到其他化好、經(jīng)過(guò)驗(yàn)證、功能復(fù)雜、可以嵌入到其他電路中重復(fù)使用的集成電路模塊。不同的用戶電路中重復(fù)使用的集成電路模塊。不同的用戶可以通過(guò)直接調(diào)用這些模塊來(lái)完成各自的系統(tǒng)可以通過(guò)直接調(diào)用這些模塊來(lái)完成各自的系統(tǒng)設(shè)計(jì)，這樣就大大減輕了設(shè)計(jì)工程師的負(fù)擔(dān)，設(shè)計(jì)，這樣就大大減輕了設(shè)計(jì)工程師的負(fù)擔(dān)，避免了重復(fù)勞動(dòng)，提高了設(shè)計(jì)效率，縮短了產(chǎn)避免了重復(fù)勞動(dòng)，提高了設(shè)計(jì)效率，

24、縮短了產(chǎn)品進(jìn)入市場(chǎng)的周期。品進(jìn)入市場(chǎng)的周期。9.4.1、IP的發(fā)展的發(fā)展 v 最初，各工藝加工廠為擴(kuò)大業(yè)務(wù)，便以精心最初，各工藝加工廠為擴(kuò)大業(yè)務(wù)，便以精心設(shè)計(jì)并經(jīng)過(guò)工藝驗(yàn)證的標(biāo)準(zhǔn)單元吸引設(shè)計(jì)并經(jīng)過(guò)工藝驗(yàn)證的標(biāo)準(zhǔn)單元吸引IC設(shè)計(jì)師，設(shè)計(jì)師，向他們免費(fèi)提供數(shù)據(jù)資料。向他們免費(fèi)提供數(shù)據(jù)資料。 v 如今的如今的IP已經(jīng)成為已經(jīng)成為IC設(shè)計(jì)的一項(xiàng)獨(dú)立技術(shù)，設(shè)計(jì)的一項(xiàng)獨(dú)立技術(shù)，成為實(shí)現(xiàn)成為實(shí)現(xiàn)SOC設(shè)計(jì)的技術(shù)支撐，成為設(shè)計(jì)的技術(shù)支撐，成為ASIC設(shè)設(shè)計(jì)方法學(xué)中的學(xué)科分支。計(jì)方法學(xué)中的學(xué)科分支。 v從集成規(guī)模上說(shuō)，現(xiàn)在的從集成規(guī)模上說(shuō)，現(xiàn)在的IP庫(kù)已經(jīng)包含了諸庫(kù)已經(jīng)包含了諸如如8051微處理器、數(shù)字信號(hào)處理

25、器微處理器、數(shù)字信號(hào)處理器(DSP)、MPEG-III等數(shù)字信息壓縮等數(shù)字信息壓縮/解壓器在內(nèi)的各類解壓器在內(nèi)的各類IC模塊。如今的微電子技術(shù)已經(jīng)具有實(shí)現(xiàn)系模塊。如今的微電子技術(shù)已經(jīng)具有實(shí)現(xiàn)系統(tǒng)集成的功能，因此這些統(tǒng)集成的功能，因此這些IP便以便以“核核” (Core ) 的形式嵌入到的形式嵌入到ASIC和和SOC中。中。 v從從IP設(shè)計(jì)的來(lái)源上說(shuō)，單純靠工藝廠設(shè)計(jì)設(shè)計(jì)的來(lái)源上說(shuō)，單純靠工藝廠設(shè)計(jì)IP模塊已不能滿足系統(tǒng)設(shè)計(jì)師的要求。在市場(chǎng)模塊已不能滿足系統(tǒng)設(shè)計(jì)師的要求。在市場(chǎng)的驅(qū)動(dòng)下，目前已經(jīng)有許多集成電路設(shè)計(jì)公的驅(qū)動(dòng)下，目前已經(jīng)有許多集成電路設(shè)計(jì)公司從事司從事IP核的設(shè)計(jì)、開(kāi)發(fā)和營(yíng)銷工作。核

26、的設(shè)計(jì)、開(kāi)發(fā)和營(yíng)銷工作。9.4.2、IP設(shè)計(jì)的層次設(shè)計(jì)的層次 vIP內(nèi)核模塊有行為（內(nèi)核模塊有行為（Behavior）、結(jié)構(gòu)）、結(jié)構(gòu)（Structure）和物理（）和物理（Physical）三種不同級(jí)）三種不同級(jí)別的設(shè)計(jì)。別的設(shè)計(jì)。v對(duì)應(yīng)有主要描述功能行為的對(duì)應(yīng)有主要描述功能行為的“IP軟核（軟核（Soft IP Core）”、完成結(jié)構(gòu)描述的、完成結(jié)構(gòu)描述的“IP固核固核（Firm IP Core）”和基于物理描述并經(jīng)過(guò)工和基于物理描述并經(jīng)過(guò)工藝驗(yàn)證的藝驗(yàn)證的“IP硬核（硬核（Hard IP Core）”三個(gè)層三個(gè)層次。次。v相當(dāng)于集成電路（器件或部件）的毛坯、半相當(dāng)于集成電路（器件或部件）的

27、毛坯、半成品和成品的設(shè)計(jì)技術(shù)。成品和成品的設(shè)計(jì)技術(shù)。v IP軟核通常是以某種硬件描述語(yǔ)言（軟核通常是以某種硬件描述語(yǔ)言（HDL）文本提交給用戶。該軟核已經(jīng)過(guò)行為級(jí)設(shè)計(jì)優(yōu)文本提交給用戶。該軟核已經(jīng)過(guò)行為級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不包含任何具體的物理化和功能驗(yàn)證，但其中不包含任何具體的物理信息。根據(jù)信息。根據(jù)HDL文本，用戶可以綜合出正確的文本，用戶可以綜合出正確的門電路級(jí)網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，門電路級(jí)網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有較大的靈活性，可以很容易地借助具有較大的靈活性，可以很容易地借助EDA自自動(dòng)綜合工具與其他外部邏輯電路結(jié)合成一體，動(dòng)綜合工具與其他外部邏輯電路結(jié)合成一體，根據(jù)各種不同的半導(dǎo)體工藝，設(shè)計(jì)成具有不同根據(jù)各種不同的半導(dǎo)體工藝，設(shè)計(jì)成具有不同性能的器件。性能的器件。v IP硬核是基于某種半導(dǎo)體工藝的物理設(shè)計(jì)，硬核是基于某種半導(dǎo)體工藝