可編程邏輯實(shí)驗(yàn)報(bào)告楊宜競(jìng)

1、西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告系 別電子工程學(xué)院學(xué) 號(hào)05124100（32）成 績(jī)班 級(jí)光電1203班姓 名楊宜競(jìng)教師簽字 實(shí)驗(yàn)名稱 用原理圖輸入法設(shè)計(jì)門電路一：實(shí)驗(yàn)?zāi)康?. 掌握PLD芯片的基本使用方法，熟悉EDA軟件MAX+PLUS操作。2. 學(xué)會(huì)利用軟件方針和硬件實(shí)現(xiàn)對(duì)數(shù)字電路的邏輯功能進(jìn)行驗(yàn)證和分析。3. 能夠利用CPLD器件開(kāi)發(fā)具有基本與非邏輯功能的數(shù)字電路。二：實(shí)驗(yàn)所用儀表及主要器材PC， EDA軟件MAX+PLUS。三：實(shí)驗(yàn)原理簡(jiǎn)述（原程序、真值表、原理圖） 可編程邏輯實(shí)驗(yàn)是建立在數(shù)字電路基礎(chǔ)實(shí)驗(yàn)上的一個(gè)更高層次的設(shè)計(jì)性試驗(yàn)。它是借助可編程邏輯器件（PLD），采用在系統(tǒng)可編程邏

2、輯技術(shù)（ISP），利用電子設(shè)計(jì)自動(dòng)化軟件（EDA），在計(jì)算機(jī)（PC）平臺(tái)上進(jìn)行的。這與以往的基于獨(dú)立元器件的實(shí)驗(yàn)在實(shí)驗(yàn)方法、實(shí)驗(yàn)手段和實(shí)驗(yàn)儀器上都有很大不同，要求操作者具有一定的計(jì)算機(jī)軟件操作基礎(chǔ)。 在MAX+PLUS環(huán)境下，數(shù)字電路的設(shè)計(jì)流程如圖7.3所示。MAX+PLUS軟件操作詳見(jiàn)第6章。在實(shí)驗(yàn)過(guò)程中應(yīng)特別注意：（1） 圖形輸入完畢后，保存源文件時(shí)，后綴名為“.gdf”；（2） 將欲編譯的文件設(shè)定為當(dāng)前工程；（3） 管腳分配時(shí)要注意CPLD實(shí)驗(yàn)板上的邏輯開(kāi)關(guān)和LED發(fā)光二極管等輸入/輸出變量與CPLD芯片管腳的對(duì)應(yīng)關(guān)系，保證一一對(duì)應(yīng)；（4） 下載安裝時(shí)，選擇硬件類型為“Byte Blas

3、ter”。四：實(shí)驗(yàn)測(cè)量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測(cè)試實(shí)分析） 西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告五：實(shí)驗(yàn)心得（實(shí)驗(yàn)中問(wèn)題的解決方法等） 第一次接觸用軟件畫圖，我總是會(huì)由于自己的馬虎大意忘了給元器件更改名字，在后面的試驗(yàn)中我總是會(huì)提前提醒自己注意這些細(xì)節(jié)。西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告系 別電子工程學(xué)院學(xué) 號(hào)05124100（32）成 績(jī)班 級(jí)光電1203班姓 名楊宜競(jìng)教師簽字 實(shí)驗(yàn)名稱 用文本輸入法設(shè)計(jì)門電路一：實(shí)驗(yàn)?zāi)康?.進(jìn)一步熟悉MAX+plus II軟件，學(xué)習(xí)用文本輸入法設(shè)計(jì)電路。 2.進(jìn)一步熟悉 CPLD 數(shù)字電路設(shè)計(jì)流程。 3.學(xué)習(xí)初步的

4、 VHDL 程序設(shè)計(jì)方法。二：實(shí)驗(yàn)所用儀表及主要器材 PC，可編程邏輯電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬(wàn)用表，導(dǎo)線若干。三：實(shí)驗(yàn)原理簡(jiǎn)述（原程序、真值表、原理圖）1)示例【例7.1】二輸入與非門的VHDL描述。方法一：Library ieee;Use ieee.std_logic_1164.all;Entity nand2 isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of nand2 isBeginy=a nand b;End; 方法二：Library ieee;Use ieee.std_log

5、ic_1164.all;西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告 Entity nand2 isPort(a,b:in std_logic;y:out std_logic);End;Architecture rel_2 of nand2 isSignal co:std_logic_vector(1 downto 0);Begin coyyyyy=X; End case;End process;End;四：實(shí)驗(yàn)測(cè)量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測(cè)試實(shí)分析） 西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告五：實(shí)驗(yàn)心得（實(shí)驗(yàn)中問(wèn)題的解決方法等） 第二次的實(shí)驗(yàn)相較于第一次而言進(jìn)行還算順利，可是對(duì)實(shí)驗(yàn)步驟依然不是

6、非常熟練的我還是頻頻出錯(cuò)，幾度弄錯(cuò)實(shí)驗(yàn)步驟的順序，但是我還是對(duì)著源程序把自己由于粗心造成的問(wèn)題一一找了出來(lái)。西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告系 別電子工程學(xué)院學(xué) 號(hào)05124100（32）成 績(jī)班 級(jí)光電1202班姓 名楊宜競(jìng)教師簽字 實(shí)驗(yàn)名稱 組合邏輯電路設(shè)計(jì)（一）-編譯碼器設(shè)計(jì)一：實(shí)驗(yàn)?zāi)康模?）熟悉組合邏輯電路的VHDL描述方法。（2）掌握利用CPLD器件實(shí)現(xiàn)組合邏輯數(shù)字電路的方法和過(guò)程。（3）熟練掌握“if.else.”語(yǔ)句的用法。二：實(shí)驗(yàn)所用儀表及主要器材 PC機(jī)，可編程邏輯實(shí)驗(yàn)電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬(wàn)用表，導(dǎo)線若干。三：實(shí)驗(yàn)原理簡(jiǎn)述（原程序、真值表、原理圖）【例

7、7.4】三線-八線（74138）譯碼器的設(shè)計(jì)。 源程序：Library ieee;Use ieee.std_logic_1164.all;Entity decoder_3_to_8 isPort(a,b,c,g1,g2a,g2b: in std_logic; y: out std_logic_vector(7 downto 0);End;Architecture rtl of decoder_3_to_8 isSignal indata:std_logic_vector(2 downto 0);Begin Process(indata,g1,g2a,g2b)Begin Indatayyyyyy

8、yyy=”ZZZZZZZZ”; End case; Else Y=”11111111”; End if; End process;End;四：實(shí)驗(yàn)測(cè)量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測(cè)試實(shí)分析）library ieee;use ieee.std_logic_1164.all;entity zx isport(X3,X2,X1,X0:in std_logic; y:out std_logic_vector(3 downto 0);end;architecture rtl of zx issignal indata: std_logic_vector(3 downto 0);begi

9、nprocess(indata,X3,X2,X1,X0)beginindatayyyyyyyyyy=ZZZZ;end case;end process;end;五：實(shí)驗(yàn)心得（實(shí)驗(yàn)中問(wèn)題的解決方法等） 經(jīng)過(guò)前幾次實(shí)驗(yàn)，這次實(shí)驗(yàn)進(jìn)行比較順利，很快就完成了?？蓪?shí)驗(yàn)結(jié)果出現(xiàn)了問(wèn)題。幾番檢查發(fā)現(xiàn)是程序的編寫出了錯(cuò)誤，修正之后，最終得到了正確的結(jié)果，實(shí)驗(yàn)順利完成。西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告系 別電子工程學(xué)院學(xué) 號(hào)05124100（32）成 績(jī)班 級(jí)光電1203班姓 名楊宜競(jìng)教師簽字 實(shí)驗(yàn)名稱 組合邏輯電路設(shè)計(jì)（二）-三態(tài)門、數(shù)選器、邏輯運(yùn)算器一：實(shí)驗(yàn)?zāi)康模?）掌握三態(tài)門、數(shù)選器、邏輯運(yùn)算器三種組合邏輯

10、電路的設(shè)計(jì)方法，及其VHDL描述方法。（2）掌握利用CPLD器件開(kāi)發(fā)組合邏輯電路的方法。二：實(shí)驗(yàn)所用儀表及主要器材 PC，可編程邏輯實(shí)驗(yàn)電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬(wàn)用表，導(dǎo)線若干。三：實(shí)驗(yàn)原理簡(jiǎn)述（原程序、真值表、原理圖）【7.5】數(shù)選器74153的VHDL描述。源程序：Library ieee;Use ieee.std_logic_1164.all;Entity mux4 isPort(d0,d1,d2,d3:in std_logic; St:a,b,in std_logic; y:out std_logic);End;Architecture bhv of mux4 i

11、sSignal co:std_logic_vector(1 downto 0);Begin Process(st,a,b) begin西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告coyyyyy=0;End case; End if; End process;End;四：實(shí)驗(yàn)測(cè)量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測(cè)試實(shí)分析）五：實(shí)驗(yàn)心得（實(shí)驗(yàn)中問(wèn)題的解決方法等） 總結(jié)了之前的經(jīng)驗(yàn)，在每次做實(shí)驗(yàn)之前我都會(huì)認(rèn)真的分析實(shí)驗(yàn)內(nèi)容，再把課本上的參考實(shí)驗(yàn)進(jìn)行認(rèn)真的分析之后再去做自己的實(shí)驗(yàn)，我發(fā)現(xiàn)這樣下來(lái)我的收獲真的很多。 西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告系 別電子工程學(xué)院學(xué) 號(hào)05124100（32）成 績(jī)班

12、級(jí)光電1203班姓 名楊宜競(jìng)教師簽字 實(shí)驗(yàn)名稱 顯示驅(qū)動(dòng)電路設(shè)計(jì)一：實(shí)驗(yàn)?zāi)康?（1）掌握七段譯碼器的工作原理。 （2）學(xué)習(xí)顯示驅(qū)動(dòng)電路的VHDL描述方法。 （3）學(xué)會(huì)運(yùn)用波形激勵(lì)來(lái)仿真程序的正確性。 （4）了解數(shù)碼管掃描顯示的原理及實(shí)現(xiàn)。二：實(shí)驗(yàn)所用儀表及主要器材 PC，可編程邏輯實(shí)驗(yàn)電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬(wàn)用表，相關(guān)元器件及導(dǎo)線若干。三：實(shí)驗(yàn)原理簡(jiǎn)述（原程序、真值表、原理圖） 1)數(shù)碼管工作原理及譯碼原理 八段數(shù)碼管如圖7.12所示，為共陰極數(shù)碼管。當(dāng)陽(yáng)極輸入端為“1”時(shí)，對(duì)應(yīng)的數(shù)碼管段就發(fā)光。通過(guò)控制發(fā)光的段，可以形成不同的數(shù)字。h段是小數(shù)點(diǎn)。數(shù)碼管譯碼原理如圖7.

13、13所示，其中A、B、C、D為BCD碼輸入信號(hào)，a、b、c、d、e、f、g接數(shù)碼管輸入，通過(guò)輸入不同的二進(jìn)制碼組，數(shù)碼管上顯示相應(yīng)的數(shù)值。譯碼真值表如表7.12所示。四：實(shí)驗(yàn)測(cè)量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測(cè)試實(shí)分析）源程序：library ieee;use ieee.std_logic_1164.all;entity zxxx isport(D,C,B,A:in std_logic; y:out std_logic_vector(7 downto 0);西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告end;architecture rtl of zxxx issignal indata:

14、std_logic_vector(3 downto 0);beginprocess(indata,D,C,B,A)beginindatayyyyyyyyyyyyyyyyy=XXXXXXXX;end case;end process;end; 西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告五：實(shí)驗(yàn)心得（實(shí)驗(yàn)中問(wèn)題的解決方法等） 總結(jié)了之前的經(jīng)驗(yàn)，這次實(shí)驗(yàn)進(jìn)度還不錯(cuò)，但又出現(xiàn)了新的問(wèn)題。在老師的細(xì)心指導(dǎo)之下，最終圓滿地解決了問(wèn)題，完成實(shí)驗(yàn)。 西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告系 別電子工程學(xué)院學(xué) 號(hào)05124100（32）成 績(jī)班 級(jí)光電1203班姓 名楊宜競(jìng)教師簽字 實(shí)驗(yàn)名稱 觸發(fā)器設(shè)計(jì)一：實(shí)驗(yàn)?zāi)康?（1）認(rèn)識(shí)RS

15、觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器。 （2）掌握RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器的邏輯功能及動(dòng)作特點(diǎn)。 （3）能夠通過(guò)CPLD開(kāi)發(fā)實(shí)現(xiàn)具有觸發(fā)器功能的數(shù)字電路。二：實(shí)驗(yàn)所用儀表及主要器材 PC，可編程邏輯實(shí)驗(yàn)電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬(wàn)用表，導(dǎo)線若干。三：實(shí)驗(yàn)原理簡(jiǎn)述（原程序、真值表、原理圖）【例7.10】帶同步置/復(fù)位端、上升沿觸發(fā)的D觸發(fā)器設(shè)計(jì)。Library ieee;Use ieee.std_logic_1164.all;Entity en_dff_1 isPort(d,clk,Rd,Sd:in std_logic; q,qb:out std_logi

16、c);End;Architecture rtl of en_dff_1 isSignal q_temp,qb_temp:std_logic;Begin Process(clk) Begin If(clkevent and clk=1)then If Rd=0then 西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告 q_temp=0; qb_temp=1; Elsif Sd=0then q_temp=1; qb_temp=0; Else q_temp=d; qb_temp=not q_temp; End if; End if; End process; q=q_temp; qb=qb_temp;End;四：實(shí)驗(yàn)

17、測(cè)量記錄（數(shù)據(jù)、仿真波形圖及分析、原程序分析、硬件測(cè)試實(shí)分析）西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告五：實(shí)驗(yàn)心得（實(shí)驗(yàn)中問(wèn)題的解決方法等） 總結(jié)了之前的經(jīng)驗(yàn)，這次實(shí)驗(yàn)總的來(lái)說(shuō)還好，但又遇到新的問(wèn)題。在同學(xué)的幫助之下，最終圓滿地解決了問(wèn)題，完成實(shí)驗(yàn)。 西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告系 別電子工程學(xué)院學(xué) 號(hào)05124100（32）成 績(jī)班 級(jí)光電1203班姓 名楊宜競(jìng)教師簽字 實(shí)驗(yàn)名稱 移位寄存器設(shè)計(jì)一：實(shí)驗(yàn)?zāi)康?（1）掌握移位寄存器的VHDL語(yǔ)言描述方法。 （2）掌握利用移位寄存器來(lái)進(jìn)行計(jì)數(shù)器等邏輯電路的設(shè)計(jì)方法。二：實(shí)驗(yàn)所用儀表及主要器材PC，可編程邏輯實(shí)驗(yàn)電路板，下載線，USB電源線，雙蹤示波器，數(shù)

18、字萬(wàn)用表，導(dǎo)線若干。三：實(shí)驗(yàn)原理簡(jiǎn)述（原程序、真值表、原理圖）源程序：Library ieee;Use ieee.std_logic_1164.all;Entity shifter isPort(d,clk,Rd:in std_logic; q:out std_logic_vector(3 downto_0);End;Architecture atl of shifter isSignal a:std_logic_vector(3 downto 0);Begin Process(clk) Begin If(clkevent and clk=1)thena=a(2 downto 0)&d; En

19、d if; End process;西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告qaaaaa=1000;end case;end if;end process;qaaaaaaaaaaaaaaaaa=00000;end case;q=a;end if;end process;end;五：實(shí)驗(yàn)心得（實(shí)驗(yàn)中問(wèn)題的解決方法等） 經(jīng)過(guò)幾次的實(shí)驗(yàn)之后，我可以熟練使用軟件，盡管這個(gè)過(guò)程中，有時(shí)我會(huì)因?yàn)榇中某霈F(xiàn)一些小問(wèn)題，可我還是會(huì)仔細(xì)檢查找到自己的問(wèn)題所在。 西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告系 別電子工程學(xué)院學(xué) 號(hào)05124100（32）成 績(jī)班 級(jí)光電1203班姓 名楊宜競(jìng)教師簽字 實(shí)驗(yàn)名稱 計(jì)數(shù)器設(shè)計(jì)一：實(shí)驗(yàn)?zāi)康?（1

20、）進(jìn)一步熟悉MAX+plus II軟件以及用文本輸入法設(shè)計(jì)電路。（2）進(jìn)一步熟悉時(shí)序電路設(shè)計(jì)。（3）熟悉計(jì)數(shù)器的程序設(shè)計(jì)方法。二：實(shí)驗(yàn)所用儀表及主要器材PC，可編程邏輯實(shí)驗(yàn)電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬(wàn)用表，導(dǎo)線若干。三：實(shí)驗(yàn)原理簡(jiǎn)述（原程序、真值表、原理圖）源程序：Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity ls160 isPort(clk,Rd,Sd,ep,et:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); co:out std_logic);End;Architecture rtl of ls160 isSignal y:std_logic_vector(3 downto 0);Begin Process(clk,rd,sd,ep,et) Begin西安郵電大學(xué)可編程邏輯實(shí)驗(yàn)報(bào)告 If Rd=0then y=”0000”; co=0; Elsif(clkevent and clk=1)then If(sd=0)then y=d; Elsif(ep=0and et1)then y=y; Elsif(ep1a