數(shù)字電路與系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)報(bào)告

1、數(shù)字電路與系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)報(bào)告學(xué)院： 班級(jí)： 姓名： 實(shí)驗(yàn)一 基本邏輯門電路實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、掌握TTL與非門、與或非門和異或門輸入與輸出之間的邏輯關(guān)系。2、熟悉TTL中、小規(guī)模集成電路的外型、管腳和使用方法。二、實(shí)驗(yàn)設(shè)備1、二輸入四與非門74LS00 1片2、二輸入四或非門74LS02 1片3、二輸入四異或門74LS86 1片三、實(shí)驗(yàn)內(nèi)容1、測(cè)試二輸入四與非門74LS00一個(gè)與非門的輸入和輸出之間的邏輯關(guān)系。2、測(cè)試二輸入四或非門74LS02一個(gè)或非門的輸入和輸出之間的邏輯關(guān)系。3、測(cè)試二輸入四異或門74LS86一個(gè)異或門的輸入和輸出之間的邏輯關(guān)系。四、實(shí)驗(yàn)方法1、將器件的引腳與實(shí)驗(yàn)臺(tái)的“地（

2、GND）”連接，將器件的引腳與實(shí)驗(yàn)臺(tái)的十5連接。2、用實(shí)驗(yàn)臺(tái)的電平開關(guān)輸出作為被測(cè)器件的輸入。撥動(dòng)開關(guān)，則改變器件的輸入電平。3、將被測(cè)器件的輸出引腳與實(shí)驗(yàn)臺(tái)上的電平指示燈(LED)連接。指示燈亮表示輸出低電平（邏輯為），指示燈滅表示輸出高電平（邏輯為1）。五、實(shí)驗(yàn)過程1、測(cè)試74LS00邏輯關(guān)系（1）接線圖（圖中1、2接電平開關(guān)輸出端，LED0是電平指示燈）（2）真值表輸入輸出引腳1引腳2引腳3LLHLHHHLHHHL2、測(cè)試74LS02邏輯關(guān)系（1）接線圖（2）真值表輸入輸出引腳1引腳2引腳3LLHLHLHLLHHL3、測(cè)試74LS86邏輯關(guān)系接線圖（1）接線圖（2）真值表輸入輸出引腳1引

3、腳2引腳3LLLLHHHLHHHL六、實(shí)驗(yàn)結(jié)論與體會(huì)實(shí)驗(yàn)是要求實(shí)踐能力的。在做實(shí)驗(yàn)的整個(gè)過程中，我們首先要學(xué)會(huì)獨(dú)立思考，出現(xiàn)問題按照老師所給的步驟逐步檢查，一般會(huì)檢查處問題所在。實(shí)在檢查不出來(lái)，可以請(qǐng)老師和同學(xué)幫忙。實(shí)驗(yàn)二 邏輯門控制電路實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、掌握基本邏輯門的功能及驗(yàn)證方法。2、掌握邏輯門多余輸入端的處理方法。3、學(xué)習(xí)分析基本的邏輯門電路的工作原理。二、實(shí)驗(yàn)設(shè)備1、基于CPLD的數(shù)字電路實(shí)驗(yàn)系統(tǒng)。2、計(jì)算機(jī)。三、實(shí)驗(yàn)內(nèi)容1、用與非門和異或門安裝給定的電路。2、檢驗(yàn)它的真值表，說明其功能。四、實(shí)驗(yàn)方法按電路圖在Quartus II上搭建電路，編譯，下載到實(shí)驗(yàn)板上進(jìn)行驗(yàn)證。五、實(shí)驗(yàn)過

4、程1、用個(gè)三輸入端與非門IC芯片74LS10安裝如圖所示的電路。從實(shí)驗(yàn)臺(tái)上的時(shí)鐘脈沖輸出端口選擇兩個(gè)不同頻率（約 7khz和 14khz）的脈沖信號(hào)分別加到X0和X1端。對(duì)應(yīng)B和S端數(shù)字信號(hào)的所有可能組合，觀察并畫出輸出端的波形，并由此得出S和B（及/）的功能。2、實(shí)驗(yàn)得真值表輸入輸出ABCY0001-A0010A01011011001000-A1011A1101111100六、實(shí)驗(yàn)結(jié)論與體會(huì)通過B、C選擇功能，對(duì)輸入A做相應(yīng)的邏輯運(yùn)算。實(shí)驗(yàn)三 組合邏輯電路部件實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、掌握邏輯電路設(shè)計(jì)的基本方法。2、掌握EDA工具M(jìn)AX-PlusII的原理圖輸入方法。3、掌握MAX-PlusII的

5、邏輯電路編譯、波形仿真的方法。二、實(shí)驗(yàn)設(shè)備1、基于CPLD的數(shù)字電路實(shí)驗(yàn)系統(tǒng)。2、計(jì)算機(jī)。三、實(shí)驗(yàn)內(nèi)容1、設(shè)計(jì)并實(shí)現(xiàn)一個(gè)4位二進(jìn)制全加器。2、3-8譯碼器74138的波形仿真。3、4位二進(jìn)制加法器7483的波形仿真。四、實(shí)驗(yàn)方法1、利用EDA工具M(jìn)AX-PlusII的原理圖輸入法，輸入設(shè)計(jì)的電路圖；建立相應(yīng)仿真波形文件，并進(jìn)行波形仿真，記錄波形和輸入與輸出的時(shí)延差；分析設(shè)計(jì)電路的正確性。2、利用EDA工具M(jìn)AX-PlusII的原理圖輸入法，分別輸入74138、7483圖元符號(hào)；建立74138、7483的仿真波形文件，并進(jìn)行波形仿真，記錄波形；分析74138、7483邏輯關(guān)系。3、位二進(jìn)制加法器

6、集成電路 74LS83中，和 是兩個(gè)位二進(jìn)制數(shù)的輸入端，Cout，S3,S2,S1,S0是位輸出端。Cin是進(jìn)位輸入端，而Cout是進(jìn)位輸出端。五、實(shí)驗(yàn)過程1、二進(jìn)制全加器原理一個(gè)位二進(jìn)制加法運(yùn)算數(shù)字電路是由一個(gè)半加器和（1）個(gè)全加器組成。它把兩個(gè)位二進(jìn)制數(shù)作為輸入信號(hào)。產(chǎn)生一個(gè)（1）位二進(jìn)制數(shù)作它的和。如圖所示。用全加器構(gòu)成的位二進(jìn)制加法器圖中和是用來(lái)相加的兩n位輸入信號(hào)，n-1，n-1，n-2，2,1,0是它們的和。在該電路中對(duì)0和0相加是用一個(gè)半加器，對(duì)其它位都用全加器。如果需要串接這些電路以增加相加的位數(shù)，那么它的第一級(jí)也必須是一個(gè)全加器。2、半加器設(shè)計(jì)半加器真值表半加器原理圖半加器仿

7、真波形3、一位全加器設(shè)計(jì)一位全加器可以由兩個(gè)半加器和一個(gè)或門連接而成。一位全加器原理圖一位全加器仿真波形4、四位全加器4位全加器可以看做四個(gè)1位全加器級(jí)聯(lián)而成，首先采用基本邏輯門設(shè)計(jì)一位全加器，而后通過多個(gè)1位全加器級(jí)聯(lián)實(shí)現(xiàn)4位全加器。四位全加器原理圖四位全加器仿真波形六、實(shí)驗(yàn)結(jié)論與體會(huì)采用圖形編程法實(shí)現(xiàn)了四位全加器的設(shè)計(jì)，并完成了電路的設(shè)計(jì)編譯、綜合、邏輯仿真。實(shí)驗(yàn)四 時(shí)序電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)利用EDA工具設(shè)計(jì)簡(jiǎn)單時(shí)序電路。2、掌握簡(jiǎn)單時(shí)序電路的分析、設(shè)計(jì)、波形仿真、器件編程及測(cè)試方法。二、實(shí)驗(yàn)設(shè)備1、基于CPLD的數(shù)字電路實(shí)驗(yàn)系統(tǒng)。2、計(jì)算機(jī)。三、實(shí)驗(yàn)內(nèi)容用D觸發(fā)器DFF（或74L

8、S74）構(gòu)成的4位二進(jìn)制計(jì)數(shù)器（分頻器）。四、實(shí)驗(yàn)方法根據(jù)D觸發(fā)器的特性設(shè)計(jì)4位二進(jìn)制計(jì)數(shù)器電路，并在實(shí)驗(yàn)板上進(jìn)行驗(yàn)證。 五、實(shí)驗(yàn)過程1、4位二進(jìn)制計(jì)數(shù)器電路異步計(jì)數(shù)器是指輸入時(shí)鐘信號(hào)只作用于計(jì)數(shù)單元中的最低位觸發(fā)器，各觸發(fā)器之間相互串行，由低一位觸發(fā)器的輸出逐個(gè)向高一位觸發(fā)器傳遞，進(jìn)位信號(hào)而使得觸發(fā)器逐級(jí)翻轉(zhuǎn)，所以前級(jí)狀態(tài)的變化是下級(jí)變化的條件，只有低位觸發(fā)器翻轉(zhuǎn)后才能產(chǎn)生進(jìn)位信號(hào)使高位觸發(fā)器翻轉(zhuǎn)。異步計(jì)數(shù)器的工作原理如下圖，通常由于采用異步時(shí)鐘，工作延時(shí)比較大。 2、建立波形文件，對(duì)所設(shè)計(jì)電路進(jìn)行波形仿真。并記錄Q0、Q1、Q2、Q3的狀態(tài)。3、對(duì)所設(shè)計(jì)電路進(jìn)行器件編程。將CLK引腳連接到

9、實(shí)驗(yàn)系統(tǒng)的單脈沖輸出插孔，4位二進(jìn)制計(jì)數(shù)器輸出端Q0、Q1、Q2、Q3連接到LED顯示燈，CLR、PRN端分別連接到實(shí)驗(yàn)系統(tǒng)兩個(gè)開關(guān)的輸出插孔。4、由時(shí)鐘CLK輸入單脈沖，記錄輸入的脈沖數(shù)，同時(shí)觀測(cè) Q0、Q1、Q2、Q3對(duì)應(yīng)LED顯示燈的變化情況。六、實(shí)驗(yàn)結(jié)論與體會(huì)通過這次的實(shí)驗(yàn)，我對(duì)計(jì)數(shù)器無(wú)論從功能還是原理方面都有了較為系統(tǒng)的了解和學(xué)習(xí)。實(shí)驗(yàn)五 模60循環(huán)計(jì)數(shù)器一、實(shí)驗(yàn)?zāi)康?、掌握74161的使用。2、掌握多芯片級(jí)聯(lián)方法。3、掌握同步或異步計(jì)數(shù)器的設(shè)計(jì)。二、實(shí)驗(yàn)設(shè)備1、基于CPLD的數(shù)字電路實(shí)驗(yàn)系統(tǒng)。2、計(jì)算機(jī)。三、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)模60的循環(huán)計(jì)數(shù)器。四、實(shí)驗(yàn)方法1、使用兩片74161完成

10、計(jì)數(shù)器設(shè)計(jì)。2、兩片74161可采用同步級(jí)聯(lián)或異步級(jí)聯(lián)。3、74161真值表五、實(shí)驗(yàn)過程1、同步級(jí)聯(lián)兩片74161使用相同的時(shí)鐘。第一片為模10循環(huán)計(jì)數(shù)器，當(dāng)計(jì)數(shù)為9時(shí)，即1001，通過邏輯門電路判斷，產(chǎn)生一個(gè)信號(hào)使第一片74161清零并使第二片使能端有效。當(dāng)?shù)诙?jì)數(shù)到5（0101）且第一片計(jì)數(shù)器計(jì)數(shù)到9（1001），通過邏輯門電路判斷，產(chǎn)生一個(gè)信號(hào)使兩片同時(shí)清零即可實(shí)現(xiàn)模60循環(huán)計(jì)數(shù)器。同步級(jí)聯(lián)原理圖：2、異步級(jí)聯(lián)第一片使用外接時(shí)鐘信號(hào)，第二片通過第一片產(chǎn)生時(shí)鐘信號(hào)。第一片為模10循環(huán)計(jì)數(shù)器，當(dāng)計(jì)數(shù)為9時(shí)，即1001，通過邏輯門電路判斷，產(chǎn)生一個(gè)信號(hào)使第一片74161清零并給第二片一個(gè)時(shí)鐘

11、信號(hào)使其計(jì)數(shù)一次。當(dāng)?shù)诙?jì)數(shù)到5（0101）且第一片計(jì)數(shù)器計(jì)數(shù)到9（1001），通過邏輯門電路判斷，產(chǎn)生一個(gè)信號(hào)使兩片同時(shí)清零即可實(shí)現(xiàn)模60循環(huán)計(jì)數(shù)器。異步級(jí)聯(lián)原理圖：六、實(shí)驗(yàn)結(jié)論與體會(huì)異步級(jí)聯(lián)會(huì)形成延遲，對(duì)準(zhǔn)確度要求不高可以采用，對(duì)準(zhǔn)確度要求高不能使用異步級(jí)聯(lián)方式。實(shí)驗(yàn)六 一位BCD加法器一、實(shí)驗(yàn)?zāi)康?、掌握BCD加法器的設(shè)計(jì)，學(xué)會(huì)BCD碼修正。2、掌握數(shù)碼管的用法。二、實(shí)驗(yàn)設(shè)備1、基于CPLD的數(shù)字電路實(shí)驗(yàn)系統(tǒng)。2、計(jì)算機(jī)。三、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)1位BCD加法器并顯示計(jì)算結(jié)果的裝置。四、實(shí)驗(yàn)方法1、7483是四位二進(jìn)制加法器，其進(jìn)位規(guī)則是逢16進(jìn)1。而8421BCD碼表示的是十進(jìn)制數(shù)，進(jìn)位

12、規(guī)則是逢10進(jìn)1。用7483將兩個(gè)1位BCD碼相加時(shí)，當(dāng)和小于等于9時(shí)，結(jié)果正確；當(dāng)和大于9時(shí)，需加6進(jìn)行修正。2、需再使用一片7483實(shí)現(xiàn)加6修正，將第一片7483輸出的二進(jìn)制數(shù)送入第二片7483的輸入引腳A3A2A1A0，第二片7483的輸入引腳B3B2B1B0接入0OR1輸出OR1輸出0。由于不需修正時(shí)，OR1輸出為0，需修正時(shí)OR1輸出為1，實(shí)現(xiàn)加6修正。3、使用7447進(jìn)行8421BCD轉(zhuǎn)碼成數(shù)碼管輸入數(shù)據(jù)。五、實(shí)驗(yàn)過程1、加法器原理圖2、仿真波形六、實(shí)驗(yàn)結(jié)論與體會(huì)在BCD加法器的設(shè)計(jì)中，要注意超出有效范圍后的修正。實(shí)驗(yàn)七 數(shù)字系統(tǒng)設(shè)計(jì)綜合實(shí)驗(yàn)數(shù)字鐘設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、掌握計(jì)數(shù)器的設(shè)

13、計(jì)與級(jí)聯(lián)。2、掌握分頻器的設(shè)計(jì)。3、掌握數(shù)據(jù)選擇器的使用。4、掌握數(shù)字系統(tǒng)的綜合設(shè)計(jì)。二、實(shí)驗(yàn)設(shè)備1、基于CPLD的數(shù)字電路實(shí)驗(yàn)系統(tǒng)。2、計(jì)算機(jī)。三、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘，并在數(shù)碼管上顯示。時(shí)鐘分為時(shí)、分、秒，各兩位?？梢赃x擇輸入頻率，通過輸入高頻率來(lái)加快時(shí)鐘。四、實(shí)驗(yàn)方法1、整個(gè)數(shù)字時(shí)鐘設(shè)計(jì)分為3個(gè)部分。頻率選擇與轉(zhuǎn)換、計(jì)數(shù)器、數(shù)碼管顯示。2、頻率選擇與轉(zhuǎn)換。設(shè)計(jì)一個(gè)分頻器，實(shí)現(xiàn)50Hz到1Hz的轉(zhuǎn)換。使用8選1數(shù)據(jù)選擇器74151完成不同頻率的選擇。3、計(jì)數(shù)器計(jì)數(shù)器采用同步級(jí)聯(lián)的方式，分為6個(gè)部分，分別對(duì)應(yīng)數(shù)碼管的一位。4、數(shù)碼管顯示數(shù)碼管一次只可以點(diǎn)亮一個(gè)數(shù)碼管，所以需要用數(shù)據(jù)選擇器

14、依次循環(huán)選擇6位，送入相應(yīng)的數(shù)據(jù)。五、實(shí)驗(yàn)過程1、整體結(jié)構(gòu)圖（1）74151用來(lái)選擇輸入頻率。（2）50_to_1_clk為一個(gè)分頻器，用來(lái)將輸入的頻率縮小50倍，使50Hz轉(zhuǎn)換為1Hz，產(chǎn)生標(biāo)準(zhǔn)時(shí)鐘秒。（3）60為數(shù)字時(shí)鐘計(jì)數(shù)器單元（單個(gè)數(shù)碼管數(shù)據(jù)循環(huán)輸出）。（4）74138用來(lái)根據(jù)60中的模6循環(huán)計(jì)數(shù)器產(chǎn)生的地址，與模6循環(huán)計(jì)數(shù)器同步選擇數(shù)碼管地址，選擇60計(jì)數(shù)器輸出的數(shù)碼管數(shù)據(jù)對(duì)應(yīng)的數(shù)碼管。（5）7447用來(lái)將產(chǎn)生的8421BCD碼轉(zhuǎn)換成數(shù)碼管的輸入，驅(qū)動(dòng)數(shù)碼管。2、時(shí)鐘頻率轉(zhuǎn)換原理圖3、數(shù)字時(shí)鐘計(jì)數(shù)器單元，單個(gè)數(shù)碼管數(shù)據(jù)循環(huán)輸出原理圖（1）COUNT為數(shù)字時(shí)鐘計(jì)數(shù)器單元（6位數(shù)字同時(shí)輸出）。（2）使用CHOOSE（模6循環(huán)計(jì)數(shù)器）循環(huán)選擇74151 D0D5，將COUNT產(chǎn)生的6組數(shù)據(jù)依次循環(huán)輸出。并輸出地址選擇信號(hào)用來(lái)選擇數(shù)碼管。（3）COUNT產(chǎn)生6組數(shù)據(jù)，每組4位