手機數(shù)字基帶處理芯片中的靜態(tài)時序分析

1、手機數(shù)字基帶處理芯片中的靜態(tài)時序分析1.引言隨著深亞微米技術(shù)的進展，數(shù)字的規(guī)模已經(jīng)進展到上百萬門甚至上千萬門。工藝也從幾十um提高到65nm甚至45nm。這樣的電路規(guī)模做驗證的時光在囫圇芯片的開發(fā)周期所占的比例會越來越重。通常，在做驗證的時候，我們都會采納動態(tài)驗證的辦法?，F(xiàn)在，用靜態(tài)驗證辦法（sta static timing analysis），不僅能夠完成驗證的工作，而且還能大大節(jié)約驗證所需要的時光。靜態(tài)時序分析簡稱它提供了一種針對大規(guī)模門級電路舉行時序驗證的有效辦法。靜態(tài)時序分析是相對于動態(tài)時序分析而言的。動態(tài)時序分析時不行能產(chǎn)生完備的測試向量，籠罩門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序

2、分析中，無法裸露一些路徑上可能存在的時序問題；而靜態(tài)時序分析，可以便利地顯示出所有路徑的時序關(guān)系，因此逐步成為設(shè)計簽字認可的標準。2.靜態(tài)時序分析工作原理本文以synopsys公司的prime time si作為時序分析的工具，介紹靜態(tài)時序分析的工作原理。prime time把囫圇設(shè)計電路打散成從主要的輸入端口到電路觸發(fā)器、從觸發(fā)器到觸發(fā)器、從觸發(fā)器到主要輸出端口、從主要的輸出端口到主要的輸出端口、四種類型的時序路徑，分析不同路徑的時序信息，得到建立時光（setup time）和保持時光（hold time）的計算結(jié)果。而prime time si又在prime time的基礎(chǔ)上加入串?dāng)_分析（

3、crosstalk analysis）。串?dāng)_是由兩個或者多個物理相鄰連線之間的容性交錯耦合（capacitive cross-coupling）產(chǎn)生的互相作用。隨著工藝越來越長進，在130nm或者90nm的工藝下，串?dāng)_的影響已經(jīng)變得與單元延遲和線延遲一樣重要。2.1 時序路徑的分析囫圇電路的靜態(tài)時序分析都是由時序路徑分析組成。時序路徑分析就是檢查從放射沿（lunching edge）到捕捉沿（capturing edge）的時光是否滿足設(shè)計的需要。它主要可以分為兩類：（1）建立時光路徑這種路徑用于檢查信號在到達捕捉沿之前的一段穩(wěn)定時光（setup time），也就是確定從放射沿到捕捉沿的過程是

4、否足夠快。建立路徑包括一般的數(shù)據(jù)到時鐘的建立路徑、數(shù)據(jù)到數(shù)據(jù)以準時鐘門的路徑。假如最晚的一個放射沿到最早的一個捕捉沿之間的時光滿足時序要求（沒有timing violation），才干確保這條建立路徑都滿足條件。（2）保持時光路徑這種路徑用于檢查信號在到達捕捉沿之后的一段穩(wěn)定時光的（hold time），也就是確定從放射沿到捕捉沿的時光是否太短。包括一般的數(shù)據(jù)到時鐘的建立路徑、數(shù)據(jù)到數(shù)據(jù)以準時鐘門的路徑、異步信號同步化的檢查。為了正確的分析，我們檢查保持路徑時必需檢查最早的一個放射沿到最晚的一個捕捉沿之間的時光滿足時序要求。1中放射部分由全部的時鐘端口到觸發(fā)器ff2的d端口之間的單元（包括u1

5、、u2、ff1、u4）和線組成；捕捉部分由全部的時鐘端口到觸發(fā)器ff2的時鐘端口之間的單元（u1、u3、ff2）和線組成。其中u1既屬于建立路徑又屬于保持路徑。那么，建立路徑就應(yīng)當(dāng)結(jié)合到ff2的d端口最慢的路徑和到其時鐘端口最快的路徑來看。保持路徑則相反，我們應(yīng)當(dāng)找到達ff2d端口最快的路徑和到其時鐘端口最慢的路徑。對于setup time驗證來說:slack=required time arrival time對于hold time驗證來說:slack= arrival time required timeslack為正當(dāng)，表示滿足時序要求圖1 建立/保持路徑暗示圖（3）pt工作流程圖2為p

6、t的工作流程，我們可以看出靜態(tài)時序分析是一個反復(fù)舉行的過程。直到結(jié)果滿足要求為止。圖2 pt工作流程芯片在工作時所處的環(huán)境是不同的，然而環(huán)境的不同導(dǎo)致芯片內(nèi)部的單元和線的延遲不同。為了使芯片在大多數(shù)環(huán)境下都能正常工作，pt中提供了三種分析模式：single、bc_wc、on_chip_variation。我們平常常用的是bc_wc模式，它把環(huán)境用工藝制程（process）、溫度（temperature）、（voltage）分為以下3種狀況：1）、best case：工藝制程：1；抱負溫度零下40攝氏度；電壓1.32v（此芯片額定電壓為1.2v）2）、typical case：工藝制程：1；室溫

7、環(huán)境25攝氏度；電壓1.2v3）、worst case： 工藝制程：1；125攝氏度；電壓1.08v為了測試芯片在投片生產(chǎn)和封裝囫圇創(chuàng)造過程是否浮現(xiàn)物理等方面的缺陷導(dǎo)致功能不正確?，F(xiàn)在的超大規(guī)模集成電路的設(shè)計中，都加入了可測性設(shè)計（dft：design for test）電路。當(dāng)芯片工作于測試模式時，時鐘樹的結(jié)構(gòu)與功能模式徹低不同。我們必需在測試模式下也要分以上3種狀況做靜態(tài)時序分析。3.靜態(tài)時序分析與門級的關(guān)系靜態(tài)時序分析也有自己的弱點，它無法驗證電路功能的正確性。值得注重的是，靜態(tài)時序分析只能有效地驗證同步時序的正確性，大部分設(shè)計中可能包含地異步電路的時序驗證，則必需通過門級仿真來保證其時

8、序的正確性。按照以上對靜態(tài)時序分析的介紹，我們做門級仿真也應(yīng)當(dāng)分離仿真功能模式和測試模式下的best case、typical case、worst case三種狀況，但是側(cè)重點有所不同。功能模式下，大部分電路我們只需要驗證worst case和best case就可以認為是正確的，但是在我們芯片的設(shè)計中，曾經(jīng)過浮現(xiàn)worst case和best case通過而typical case仿真失敗的狀況。這是由于有的電路中寄存器級數(shù)太多，時鐘偏移（clock skew）對電路的影響造成的。雖然這種狀況即使在百萬門級以上的設(shè)計中也很少見，但為了提高芯片勝利率，對于關(guān)鍵路徑，關(guān)鍵模塊，需要仿真3中狀況

9、。測試模式普通工作在室溫環(huán)境，它的仿真我們只需要關(guān)懷typical case就可以了。靜態(tài)時序分析工具無法驗證異步時鐘的電路。然而現(xiàn)在芯片中可能存在異步時鐘電路，如我們的tds-cdma數(shù)字基帶處理芯片中，就有二十幾個異步時鐘域。在pt中，全部異步時鐘域的路徑都必需被設(shè)為false_path（表示不關(guān)懷該路徑）。因為rtl級功能仿真也不能發(fā)覺異步時鐘域之間信號的錯誤，我們在門級仿真時需要特殊注重異步時鐘域之間的信號的驗證。我們還可能碰到門級仿真失敗，但是pt中并沒有報錯的狀況。經(jīng)過反復(fù)實驗分析，可能會有以下幾種狀況導(dǎo)致它們的結(jié)果不全都：1）、vcs不支持負的輸入輸出路徑延遲，但是pt是支持的。

10、當(dāng)vcs碰到負輸入輸出路徑延遲，它就自動認為它是0。這樣就導(dǎo)致了錯誤2）、新版本的pt產(chǎn)生的sdf文件有關(guān)于信號沿的信息。假如我們用老版本的庫或存儲器模型沒有包含這種沿的信息，pt將會認為它是一條更長的路徑。而vcs仍然用標準的延遲來計算，就導(dǎo)致結(jié)果不全都?？梢?，一套完美的工具很復(fù)雜，不同版本之間的細微差別也可能導(dǎo)致我們驗證的失敗。3）、最頻繁的緣由是timescale不同。假如設(shè)計和sdf文件中所設(shè)的timescale不同，那么sdf文件中的反標值可能被舍去。這就導(dǎo)致了靜態(tài)時序分析和動態(tài)仿真的不匹配。所以，保證rtl代碼、庫文件、存儲器模型、sdf文件中的timescale全都十分重要。門級

11、仿真是芯片流片前的最后一道驗證。雖然能夠很好的反映芯片工作的真切狀況，但是資源占用嚴峻、時光長。惟獨綜合利用動態(tài)驗證和靜態(tài)驗證的優(yōu)點，才干高效精確的完成一塊芯片的設(shè)計。4.tds-cdma數(shù)字基帶處理芯片中的應(yīng)用我們試驗的對象tds-cdma數(shù)字基帶處理芯片，是一塊規(guī)模在1000萬門以上，130nm工藝的超大規(guī)模集成電路，其中包含、等硬核。在門級做全功能測試需要大量的人力物力資源，是很不現(xiàn)實的。我們在實際芯片中設(shè)計中采納靜態(tài)時序的分析加門級仿真的辦法。在芯片的設(shè)計過程中，我們在幾個階段做靜態(tài)時序分析。1）綜合之后先做一次sta。此時主要檢查：(1)、電路設(shè)計的時序有沒有問題。如兩個寄存器之間有

12、過多的組合規(guī)律，使電路不能運行在需要的時鐘頻率上。(2)、因為綜合工具（設(shè)計中用design complier）的算法限制，每一次綜合出的網(wǎng)表都不同。需要反復(fù)做綜合，直到網(wǎng)表的時序達到我們的期望。用這一版網(wǎng)表再繼續(xù)往下做。由于沒有詳細的布局布線信息，此時的時序分析建立在線上負載模型（wire load model）上。線上負載模型是一種比較悲觀的模型，所以可能浮現(xiàn)一些不是很嚴峻的violation?，F(xiàn)階段我們不需要關(guān)懷這些，它們可以在布局布線時得到解決。2）預(yù)布局之后這時候，元件的也許位置關(guān)系已經(jīng)確定?？梢酝ㄟ^靜態(tài)時序分析來解決布局中不合理的地方，以便修改。3）布局布線完成后布局布線后可以從版

13、圖中提取精確的器件和網(wǎng)絡(luò)延遲得到spef (standard parasitic exchange format ) 文件，反標到prime time si中再做一次時序分析，這時可以得到基于版圖的精確的時序分析結(jié)果。布局布線的過程中，需要不停的用sta來分析布局布線的結(jié)果。我們的芯片采納smic提供的0.13微米工藝的元件庫。他們提供了標準元件庫和hvt元件庫兩種。hvt元件的特點是漏電低，但是延時比較大。所以，剛開頭的時候我們用hvt元件，做sta之后發(fā)覺有的路徑不能滿足時序要求。我們再用一些標準元件來替代這些hvt元件，反復(fù)不停比較，直到全部路徑都滿足時序要求為止。這樣，既最大程度的實現(xiàn)了低功耗，也滿足了時序要求。在完成時序分析之后，用pt si生成sdf（standard delay format）文件反標到網(wǎng)表中做門級仿真。此時的sdf文件不僅包含單元延遲和線延遲，也包含了版圖信息，串?dāng)_信息等。門級仿真可以得到最真切，最臨近實際狀況的結(jié)果。5.結(jié)束語靜態(tài)時序分析以它運行速度很快、占用內(nèi)存較少，可以對