手機(jī)數(shù)字基帶處理芯片中的靜態(tài)時(shí)序分析

1、手機(jī)數(shù)字基帶處理芯片中的靜態(tài)時(shí)序分析1.引言隨著深亞微米技術(shù)的進(jìn)展，數(shù)字的規(guī)模已經(jīng)進(jìn)展到上百萬門甚至上千萬門。工藝也從幾十um提高到65nm甚至45nm。這樣的電路規(guī)模做驗(yàn)證的時(shí)光在囫圇芯片的開發(fā)周期所占的比例會(huì)越來越重。通常，在做驗(yàn)證的時(shí)候，我們都會(huì)采納動(dòng)態(tài)驗(yàn)證的辦法?，F(xiàn)在，用靜態(tài)驗(yàn)證辦法（sta static timing analysis），不僅能夠完成驗(yàn)證的工作，而且還能大大節(jié)約驗(yàn)證所需要的時(shí)光。靜態(tài)時(shí)序分析簡(jiǎn)稱它提供了一種針對(duì)大規(guī)模門級(jí)電路舉行時(shí)序驗(yàn)證的有效辦法。靜態(tài)時(shí)序分析是相對(duì)于動(dòng)態(tài)時(shí)序分析而言的。動(dòng)態(tài)時(shí)序分析時(shí)不行能產(chǎn)生完備的測(cè)試向量，籠罩門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序

2、分析中，無法裸露一些路徑上可能存在的時(shí)序問題；而靜態(tài)時(shí)序分析，可以便利地顯示出所有路徑的時(shí)序關(guān)系，因此逐步成為設(shè)計(jì)簽字認(rèn)可的標(biāo)準(zhǔn)。2.靜態(tài)時(shí)序分析工作原理本文以synopsys公司的prime time si作為時(shí)序分析的工具，介紹靜態(tài)時(shí)序分析的工作原理。prime time把囫圇設(shè)計(jì)電路打散成從主要的輸入端口到電路觸發(fā)器、從觸發(fā)器到觸發(fā)器、從觸發(fā)器到主要輸出端口、從主要的輸出端口到主要的輸出端口、四種類型的時(shí)序路徑，分析不同路徑的時(shí)序信息，得到建立時(shí)光（setup time）和保持時(shí)光（hold time）的計(jì)算結(jié)果。而prime time si又在prime time的基礎(chǔ)上加入串?dāng)_分析（

3、crosstalk analysis）。串?dāng)_是由兩個(gè)或者多個(gè)物理相鄰連線之間的容性交錯(cuò)耦合（capacitive cross-coupling）產(chǎn)生的互相作用。隨著工藝越來越長(zhǎng)進(jìn)，在130nm或者90nm的工藝下，串?dāng)_的影響已經(jīng)變得與單元延遲和線延遲一樣重要。2.1 時(shí)序路徑的分析囫圇電路的靜態(tài)時(shí)序分析都是由時(shí)序路徑分析組成。時(shí)序路徑分析就是檢查從放射沿（lunching edge）到捕捉沿（capturing edge）的時(shí)光是否滿足設(shè)計(jì)的需要。它主要可以分為兩類：（1）建立時(shí)光路徑這種路徑用于檢查信號(hào)在到達(dá)捕捉沿之前的一段穩(wěn)定時(shí)光（setup time），也就是確定從放射沿到捕捉沿的過程是

4、否足夠快。建立路徑包括一般的數(shù)據(jù)到時(shí)鐘的建立路徑、數(shù)據(jù)到數(shù)據(jù)以準(zhǔn)時(shí)鐘門的路徑。假如最晚的一個(gè)放射沿到最早的一個(gè)捕捉沿之間的時(shí)光滿足時(shí)序要求（沒有timing violation），才干確保這條建立路徑都滿足條件。（2）保持時(shí)光路徑這種路徑用于檢查信號(hào)在到達(dá)捕捉沿之后的一段穩(wěn)定時(shí)光的（hold time），也就是確定從放射沿到捕捉沿的時(shí)光是否太短。包括一般的數(shù)據(jù)到時(shí)鐘的建立路徑、數(shù)據(jù)到數(shù)據(jù)以準(zhǔn)時(shí)鐘門的路徑、異步信號(hào)同步化的檢查。為了正確的分析，我們檢查保持路徑時(shí)必需檢查最早的一個(gè)放射沿到最晚的一個(gè)捕捉沿之間的時(shí)光滿足時(shí)序要求。1中放射部分由全部的時(shí)鐘端口到觸發(fā)器ff2的d端口之間的單元（包括u1

5、、u2、ff1、u4）和線組成；捕捉部分由全部的時(shí)鐘端口到觸發(fā)器ff2的時(shí)鐘端口之間的單元（u1、u3、ff2）和線組成。其中u1既屬于建立路徑又屬于保持路徑。那么，建立路徑就應(yīng)當(dāng)結(jié)合到ff2的d端口最慢的路徑和到其時(shí)鐘端口最快的路徑來看。保持路徑則相反，我們應(yīng)當(dāng)找到達(dá)ff2d端口最快的路徑和到其時(shí)鐘端口最慢的路徑。對(duì)于setup time驗(yàn)證來說:slack=required time arrival time對(duì)于hold time驗(yàn)證來說:slack= arrival time required timeslack為正當(dāng)，表示滿足時(shí)序要求圖1 建立/保持路徑暗示圖（3）pt工作流程圖2為p

6、t的工作流程，我們可以看出靜態(tài)時(shí)序分析是一個(gè)反復(fù)舉行的過程。直到結(jié)果滿足要求為止。圖2 pt工作流程芯片在工作時(shí)所處的環(huán)境是不同的，然而環(huán)境的不同導(dǎo)致芯片內(nèi)部的單元和線的延遲不同。為了使芯片在大多數(shù)環(huán)境下都能正常工作，pt中提供了三種分析模式：single、bc_wc、on_chip_variation。我們平常常用的是bc_wc模式，它把環(huán)境用工藝制程（process）、溫度（temperature）、（voltage）分為以下3種狀況：1）、best case：工藝制程：1；抱負(fù)溫度零下40攝氏度；電壓1.32v（此芯片額定電壓為1.2v）2）、typical case：工藝制程：1；室溫

7、環(huán)境25攝氏度；電壓1.2v3）、worst case： 工藝制程：1；125攝氏度；電壓1.08v為了測(cè)試芯片在投片生產(chǎn)和封裝囫圇創(chuàng)造過程是否浮現(xiàn)物理等方面的缺陷導(dǎo)致功能不正確?，F(xiàn)在的超大規(guī)模集成電路的設(shè)計(jì)中，都加入了可測(cè)性設(shè)計(jì)（dft：design for test）電路。當(dāng)芯片工作于測(cè)試模式時(shí)，時(shí)鐘樹的結(jié)構(gòu)與功能模式徹低不同。我們必需在測(cè)試模式下也要分以上3種狀況做靜態(tài)時(shí)序分析。3.靜態(tài)時(shí)序分析與門級(jí)的關(guān)系靜態(tài)時(shí)序分析也有自己的弱點(diǎn)，它無法驗(yàn)證電路功能的正確性。值得注重的是，靜態(tài)時(shí)序分析只能有效地驗(yàn)證同步時(shí)序的正確性，大部分設(shè)計(jì)中可能包含地異步電路的時(shí)序驗(yàn)證，則必需通過門級(jí)仿真來保證其時(shí)

8、序的正確性。按照以上對(duì)靜態(tài)時(shí)序分析的介紹，我們做門級(jí)仿真也應(yīng)當(dāng)分離仿真功能模式和測(cè)試模式下的best case、typical case、worst case三種狀況，但是側(cè)重點(diǎn)有所不同。功能模式下，大部分電路我們只需要驗(yàn)證worst case和best case就可以認(rèn)為是正確的，但是在我們芯片的設(shè)計(jì)中，曾經(jīng)過浮現(xiàn)worst case和best case通過而typical case仿真失敗的狀況。這是由于有的電路中寄存器級(jí)數(shù)太多，時(shí)鐘偏移（clock skew）對(duì)電路的影響造成的。雖然這種狀況即使在百萬門級(jí)以上的設(shè)計(jì)中也很少見，但為了提高芯片勝利率，對(duì)于關(guān)鍵路徑，關(guān)鍵模塊，需要仿真3中狀況

9、。測(cè)試模式普通工作在室溫環(huán)境，它的仿真我們只需要關(guān)懷typical case就可以了。靜態(tài)時(shí)序分析工具無法驗(yàn)證異步時(shí)鐘的電路。然而現(xiàn)在芯片中可能存在異步時(shí)鐘電路，如我們的tds-cdma數(shù)字基帶處理芯片中，就有二十幾個(gè)異步時(shí)鐘域。在pt中，全部異步時(shí)鐘域的路徑都必需被設(shè)為false_path（表示不關(guān)懷該路徑）。因?yàn)閞tl級(jí)功能仿真也不能發(fā)覺異步時(shí)鐘域之間信號(hào)的錯(cuò)誤，我們?cè)陂T級(jí)仿真時(shí)需要特殊注重異步時(shí)鐘域之間的信號(hào)的驗(yàn)證。我們還可能碰到門級(jí)仿真失敗，但是pt中并沒有報(bào)錯(cuò)的狀況。經(jīng)過反復(fù)實(shí)驗(yàn)分析，可能會(huì)有以下幾種狀況導(dǎo)致它們的結(jié)果不全都：1）、vcs不支持負(fù)的輸入輸出路徑延遲，但是pt是支持的。

10、當(dāng)vcs碰到負(fù)輸入輸出路徑延遲，它就自動(dòng)認(rèn)為它是0。這樣就導(dǎo)致了錯(cuò)誤2）、新版本的pt產(chǎn)生的sdf文件有關(guān)于信號(hào)沿的信息。假如我們用老版本的庫(kù)或存儲(chǔ)器模型沒有包含這種沿的信息，pt將會(huì)認(rèn)為它是一條更長(zhǎng)的路徑。而vcs仍然用標(biāo)準(zhǔn)的延遲來計(jì)算，就導(dǎo)致結(jié)果不全都?？梢姡惶淄昝赖墓ぞ吆軓?fù)雜，不同版本之間的細(xì)微差別也可能導(dǎo)致我們驗(yàn)證的失敗。3）、最頻繁的緣由是timescale不同。假如設(shè)計(jì)和sdf文件中所設(shè)的timescale不同，那么sdf文件中的反標(biāo)值可能被舍去。這就導(dǎo)致了靜態(tài)時(shí)序分析和動(dòng)態(tài)仿真的不匹配。所以，保證rtl代碼、庫(kù)文件、存儲(chǔ)器模型、sdf文件中的timescale全都十分重要。門級(jí)

11、仿真是芯片流片前的最后一道驗(yàn)證。雖然能夠很好的反映芯片工作的真切狀況，但是資源占用嚴(yán)峻、時(shí)光長(zhǎng)。惟獨(dú)綜合利用動(dòng)態(tài)驗(yàn)證和靜態(tài)驗(yàn)證的優(yōu)點(diǎn)，才干高效精確的完成一塊芯片的設(shè)計(jì)。4.tds-cdma數(shù)字基帶處理芯片中的應(yīng)用我們?cè)囼?yàn)的對(duì)象tds-cdma數(shù)字基帶處理芯片，是一塊規(guī)模在1000萬門以上，130nm工藝的超大規(guī)模集成電路，其中包含、等硬核。在門級(jí)做全功能測(cè)試需要大量的人力物力資源，是很不現(xiàn)實(shí)的。我們?cè)趯?shí)際芯片中設(shè)計(jì)中采納靜態(tài)時(shí)序的分析加門級(jí)仿真的辦法。在芯片的設(shè)計(jì)過程中，我們?cè)趲讉€(gè)階段做靜態(tài)時(shí)序分析。1）綜合之后先做一次sta。此時(shí)主要檢查：(1)、電路設(shè)計(jì)的時(shí)序有沒有問題。如兩個(gè)寄存器之間有

12、過多的組合規(guī)律，使電路不能運(yùn)行在需要的時(shí)鐘頻率上。(2)、因?yàn)榫C合工具（設(shè)計(jì)中用design complier）的算法限制，每一次綜合出的網(wǎng)表都不同。需要反復(fù)做綜合，直到網(wǎng)表的時(shí)序達(dá)到我們的期望。用這一版網(wǎng)表再繼續(xù)往下做。由于沒有詳細(xì)的布局布線信息，此時(shí)的時(shí)序分析建立在線上負(fù)載模型（wire load model）上。線上負(fù)載模型是一種比較悲觀的模型，所以可能浮現(xiàn)一些不是很嚴(yán)峻的violation?，F(xiàn)階段我們不需要關(guān)懷這些，它們可以在布局布線時(shí)得到解決。2）預(yù)布局之后這時(shí)候，元件的也許位置關(guān)系已經(jīng)確定?？梢酝ㄟ^靜態(tài)時(shí)序分析來解決布局中不合理的地方，以便修改。3）布局布線完成后布局布線后可以從版

13、圖中提取精確的器件和網(wǎng)絡(luò)延遲得到spef (standard parasitic exchange format ) 文件，反標(biāo)到prime time si中再做一次時(shí)序分析，這時(shí)可以得到基于版圖的精確的時(shí)序分析結(jié)果。布局布線的過程中，需要不停的用sta來分析布局布線的結(jié)果。我們的芯片采納smic提供的0.13微米工藝的元件庫(kù)。他們提供了標(biāo)準(zhǔn)元件庫(kù)和hvt元件庫(kù)兩種。hvt元件的特點(diǎn)是漏電低，但是延時(shí)比較大。所以，剛開頭的時(shí)候我們用hvt元件，做sta之后發(fā)覺有的路徑不能滿足時(shí)序要求。我們?cè)儆靡恍?biāo)準(zhǔn)元件來替代這些hvt元件，反復(fù)不停比較，直到全部路徑都滿足時(shí)序要求為止。這樣，既最大程度的實(shí)現(xiàn)了低功耗，也滿足了時(shí)序要求。在完成時(shí)序分析之后，用pt si生成sdf（standard delay format）文件反標(biāo)到網(wǎng)表中做門級(jí)仿真。此時(shí)的sdf文件不僅包含單元延遲和線延遲，也包含了版圖信息，串?dāng)_信息等。門級(jí)仿真可以得到最真切，最臨近實(shí)際狀況的結(jié)果。5.結(jié)束語靜態(tài)時(shí)序分析以它運(yùn)行速度很快、占用內(nèi)存較少，可以對(duì)